JPH10320197A - 条件実行命令を備えるマイクロプロセッサ - Google Patents

Abstract

(57)【要約】 【課題】 複数段のパイプライン実行を行うマイクロプ
ロセッサでは、データ干渉を回避するためパイプライン
の一時停止が頻繁に発生する。 【解決手段】 メモリ６，７、命令デコーダ２、命令の
実行を制御する情報を格納する制御レジスタ、データを
格納する複数個のレジスタ、算術演算等を実行する演算
ユニットを含む命令を実行する命令実行ユニット３，４
を備え、命令デコーダ２内の実行停止回路７２０がプロ
グラム内の先行命令の動作に基づき現命令の実行を一時
的に停止し現命令を実行するか否か判定する条件実行判
定回路が先行命令を実行しないと判定した場合、条件実
行判定回路が先行命令の動作を開始する信号を無効とす
る処理を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、命令の一部で指
定される実行条件フィールドを用いて、マイクロプロセ
ッサの命令の実行を制御する機能を備えた条件実行命令
を備えるマイクロプロセッサに関するものである。

【０００２】

【従来の技術】マイクロプロセッサの性能向上のための
一手法として、分岐のペナルティを減少させるために、
条件実行や、投機実行などの手法が検討されている。条
件実行を行う従来のＡＲＭマイクロプロセッサでは、条
件実行の判定に用いるためのフラグが、ネガティブフラ
グ（Ｎ）、ゼロフラグ（Ｚ）、キャリーフラグ（Ｃ）、
オーバーフローフラグ（Ｖ）という特定の命令でのみ設
定される専用フラグを使用している。

【０００３】また従来では、マイクロプロセッサの性能
向上のための一手法として、一命令の実行を複数ステー
ジに分割しパイプライン的に連続して実行する手法があ
る。

【０００４】図２８は、従来のＭＭＡマイクロプロセッ
サのプロセッサコアの構成を示すブロック図であり、図
において、９００は、ＭＭＡマイクロプロセッサのプロ
セッサコア、９０１はＭＭＡのマイクロプロセッサ内の
１つの実行ユニットである。９０２は、ＭＭＡマイクロ
プロセッサの命令を実行する他の実行ユニット、９０４
はデータＲＡＭである。このように、従来のＭＭＡマイ
クロプロセッサでは一つの命令中の２つのサブ命令を２
つの実行ユニット９０１，９０２で同時に実行可能であ
る。

【０００５】実行ユニット９０１は、乗算器９１０、ア
キュムレータ９１１、シフタ９１２およびＡＬＵ９１３
から構成されている。また、実行ユニット９０２は、Ａ
ＬＵ９１４、ロード／ストアユニット９１５から構成さ
れている。９２０，９２１は、実行ユニット９０１に含
まれる演算器のためのソースデータバスである。このソ
ースデータバス９２０，９２１を介して演算のために必
要なデータが汎用レジスタより読み出される。また、９
３０，９３１は、実行ユニット９０２内に含まれる演算
器等のためのソースデータバスである。演算のために必
要なデータが汎用レジスタ９０３より読み出される。

【０００６】９２５は、実行ユニット９０１内の乗算器
９１０やＡＬＵ９１３等の演算結果を汎用レジスタ９０
３へ書き戻すためのライトバックバスである。９３２，
９３３は、実行ユニット９０２内のＡＬＵ９１４等の演
算結果等を汎用レジスタ９０３へ書き戻すためのライト
バックレジスタである。９２２，９２３は、乗算器９１
０とアキュムレータ９１１との間を結ぶ内部バスであ
り、この内部バスを介して、ペナルティなしに累積加算
を実行することが可能である。９４０は、ロード／スト
アユニット９１５とデータＲＡＭ９０４を結ぶ双方向バ
スであり、オペランドデータのロード／ストアの制御に
使用される。

【０００７】図２９は、図２８に示した従来のＭＭＡマ
イクロプロセッサ内に組み込まれている実行ユニット９
０１の一部の回路をパイプライン的に配置したブロック
図である。９０３は汎用レジスタである。９１３はＡＬ
Ｕである。９１０ａ，９１０ｂは乗算を行うための部品
であり、それぞれワレスの（Ｗａｌｌａｃｅ）ツリー回
路とＣＰＡである。乗算は２ステージで実行することが
可能である。９２１は、汎用レジスタからソースデータ
を読み出すバスである。９２５は、汎用レジスタに演算
結果を書き戻すためのライトバックレジスタである。９
７０，９７１，９７２は、ソースデータバスにデータを
ドライブする３ステートバッファである。９８０は、Ａ
ＬＵ９１３の演算結果をソースデータバスに出力するた
めのバイパス経路である。９８１は、乗算結果をソース
データバスに出力するためのバイパス経路である。

【０００８】図２８に示すように、実行ユニット９０１
での１つの命令の実行は、Ｆ，Ｄ，Ｒ，Ｅ，Ｍ，Ｗの６
ステージを必要とし、これらのステージはパイプライン
的に実行される。１命令を６段のパイプラインで実行す
るために、データバス用のレジスタ（ＤＲ）９５０，９
５１，９５２，９５３，９５４，９５５，９５６等が組
込まれている。９６０は命令デコーダである。制御信号
もパイプライン的に生成され、制御パス用のレジスタ
（ＣＲ）９６１，９６２，９６３，９６４が組込まれて
いる。

【０００９】制御パス用のレジスタ９６２から出力され
る出力信号は、レジスタ９５０のライトイネーブル信号
である。制御パス用レジスタ９６３の出力信号は、３ス
テートバッファ９７１，９７２のイネーブル信号であ
る。制御パス用レジスタ９６４の出力信号は、３ステー
トバッファ９７０のイネーブル信号である。

【００１０】図３０は、図２８に示す従来のＭＭＡマイ
クロプロセッサで実行される命令のパイプライン図であ
り、図において、白の部分は実行ユニット９０１で実行
されているサブ命令のパイプラインを示しており、斜線
部分は実行ユニット９０２で実行されているサブ命令の
パイプラインを示している。１０００は、実行ユニット
９０１で実行されるサブ命令のパイプラインである。１
００１は、実行ユニット９０２で実行されるサブ命令の
パイプラインであり、パイプライン１０００と同時に実
行される。１００２は、パイプライン１０００，１００
１のサブ命令とデータ干渉が発生しない場合において、
後続命令が実行ユニット９０１で実行されるサブ命令の
パイプラインである。１００３は、パイプライン１００
０，１００１のサブ命令の実行とデータ干渉が発生しな
い場合、実行ユニット９０２で実行される後続命令とし
てのサブ命令のパイプラインである。

【００１１】

【発明が解決しようとする課題】従来のＭＭＡマイクロ
プロセッサは以上のように構成されているので、先行命
令と後続命令との間にデータ干渉が発生しない場合は、
パイプラインが乱れることなく１クロック遅れで後続命
令を実行することが可能である。１００５は、実行ユニ
ット９０２で実行されるサブ命令のパイプラインであ
り、パイプライン１０００のサブ命令との間でデータ干
渉が発生する場合を示している。１００４は、実行ユニ
ット９０１で実行されるサブ命令のパイプラインであ
り、パイプライン１００５と同時に実行される。

【００１２】上記したように、異なる複数の実行ユニッ
ト９０１，９０２間で先行命令と後続命令との間にデー
タ干渉が発生した場合、これらの実行ユニット９０１，
９０２を直接に接続する専用のバイパス経路等が組み込
まれていない場合は、先行命令が汎用レジスタ９０３内
に処理結果を書き込むまでは、後続命令は汎用レジスタ
９０３の読み出しを待つ必要がある。

【００１３】上記した従来例の場合では、パイプライン
１００２，１００３に比較して、パイプライン１００
４，１００５では３クロックのペナルティが発生する。
ＭＭＡマイクロプロセッサのように複数段のパイプライ
ン実行を行うマイクロプロセッサでは、データ干渉を回
避するため上記したパイプラインの一時停止が頻繁に発
生するという課題があった。

【００１４】この発明は上記のような課題を解決するた
めになされたもので、先行命令と現在実行する命令のパ
イプライン間にデータ干渉が発生し、そのデータ干渉を
回避するためパイプラインの停止を行う場合、そのパイ
プラインの停止を誘因した原因となる命令が、条件実行
判定で不実行となった場合、そのパイプラインの停止動
作をキャンセルし、パイプラインのペナルティを削減す
ることが可能な条件実行命令を備えるマイクロプロセッ
サを得ることを目的とする。

【００１５】

【課題を解決するための手段】請求項１記載の発明に係
る条件実行命令を備えるマイクロプロセッサは、命令や
データを格納する命令ＲＡＭやデータＲＡＭ等からなる
メモリと、メモリへ接続され命令をデコードする命令デ
コーダと、命令の実行を制御する情報を格納する制御レ
ジスタと、データを格納する複数個のレジスタと、算術
演算等を実行する演算ユニットと、命令デコーダに接続
され命令デコーダから出力された出力に従い命令を実行
する命令実行ユニットとを備え、実行停止回路がプログ
ラム内の先行命令の動作に基づいて現命令の実行を一時
的に停止し、条件実行判定回路が現命令の実行を行うか
否かの判定を行い、条件実行判定回路が先行命令を実行
しないと判定した場合、条件実行制御回路が先行命令の
動作を開始する信号を無効とする処理を行い、パイプラ
インの停止を誘因した原因となる命令が条件実行判定で
不実行となった場合、そのパイプラインの停止動作をキ
ャンセルし、パイプラインのペナルティを削減するもの
である。

【００１６】請求項２記載の発明に係る条件実行命令を
備えるマイクロプロセッサは、実行停止回路が、先行命
令がメモリをアクセスしそのアクセス完了を示すメモリ
アクセス完了信号がメモリから送信されるまでに複数ク
ロック必要とする場合、先行命令のメモリアクセスが完
了するまで現命令の実行を停止させ、またメモリから送
信されるアクセス完了信号に基づいて条件実行判定回路
の動作は制御され、条件実行判定回路は、現命令内の実
行条件フィールドと制御レジスタ内の汎用フラグの値に
基づいて先行命令の実行を行うか否かの判定を行い、条
件実行判定回路が先行命令を実行しないと判定した場合
に、条件実行制御回路は、先行命令のメモリへのアクセ
ス処理を開始するアクセス開始信号を無効とするように
制御して、ロード命令が条件実行判定で不実行となった
場合に、ロードしたデータを汎用レジスタへ書き込む処
理のみをキャンセルするのではなく、データＲＡＭアク
セス処理からキャンセルして、パイプラインのペナルテ
ィを削除するものである。

【００１７】請求項３記載の発明に係る条件実行命令を
備えるマイクロプロセッサは、先行命令の処理結果を汎
用レジスタへ書き込む以前に現命令が処理結果を汎用レ
ジスタから読み出す場合、先行命令のデスティネーショ
ンレジスタ指定フィールドと現命令のソースレジスタ指
定フィールドが一致することを判定するデータ干渉判定
回路と、先行命令の処理結果を汎用レジスタを経由する
ことなく現命令を実行する命令実行ユニットに転送する
バイパス経路とをさらに備え、実行停止回路がバイパス
経路を介して先行命令の処理結果が転送可能になるま
で、現命令の実行を停止し、条件実行判定回路が先行命
令内の実行条件フィールドの値および制御レジスタから
得られる汎用フラグの値により先行命令の実行を行うか
否かの判定を行い、データ干渉判定回路から送信される
制御信号に基づいて実行停止回路とバイパス経路の動作
が制御され、条件実行判定回路が先行命令を実行しない
と判定した場合、条件実行制御回路が実行停止回路から
送信される現命令の動作を停止する制御信号および先行
命令の処理結果を現命令を実行する命令実行ユニットへ
転送するためのバイパス経路の動作を制御する制御信号
を無効とするように制御し、ロード命令のアドレス計算
用データが同じ命令実行ユニットで実行される先行命令
の結果データと干渉を発生し、かつその先行命令が条件
実行判定で不実行となった場合に、その条件実行キャン
セル信号でパイプラインインターロック信号とバイパス
経路選択信号をキャンセルして、パイプラインのペナル
ティを削除するものである。

【００１８】請求項４記載の発明に係る条件実行命令を
備えるマイクロプロセッサは、先行命令の処理結果を汎
用レジスタへ書き込む以前に、現命令が処理結果を汎用
レジスタから読み出す場合、先行命令のデスティネーシ
ョンレジスタ指定フィールドと現命令のソースレジスタ
指定フィールドとが一致することを判定するデータ干渉
判定回路とをさらに備え、実行停止回路が先行命令の処
理結果が汎用レジスタへ書き込み完了されるまで現命令
の実行を停止させ、条件実行判定回路が先行命令内の実
行条件フィールドの値および制御レジスタから得られる
汎用フラグの値により先行命令の実行を行うか否かの判
定を行い、データ干渉判定回路から送信される制御信号
により実行停止回路の動作が制御され、条件実行判定回
路で先行命令を実行しないと判定した場合、条件実行制
御回路は実行停止回路から送信される現命令の動作の停
止を制御する制御信号を無効とするように制御し、異な
る命令実行ユニット間でデータ干渉が発生し、かつその
先行命令が条件実行判定で不実行となった場合に、その
条件実行キャンセル信号でパイプラインインターロック
信号をキャンセルして、パイプラインのペナルティを削
除するものである。

【００１９】請求項５記載の発明に係る条件実行命令を
備えるマイクロプロセッサは、先行命令の処理結果を汎
用レジスタへ書き込む以前に、異なる命令実行ユニット
で実行される現命令が処理結果を汎用レジスタから読み
出す場合、先行命令のデスティネーションレジスタ指定
フィールドと現命令のソースレジスタ指定フィールドと
が一致することを判定するデータ干渉判定回路と、先行
命令の処理結果を汎用レジスタを経由することなく現命
令を実行する異なる命令実行ユニットへ転送するバイパ
ス経路とをさらに備え、実行停止回路がバイパス経路を
介して先行命令の処理結果を転送可能な時まで現命令の
実行を停止し、条件実行判定回路が先行命令内の実行条
件フィールドおよび制御レジスタから得られる汎用フラ
グの値により先行命令の実行を行うか否かの判定を行
い、データ干渉判定回路から送信される制御信号に基づ
いて実行停止回路およびバイパス経路の動作が制御さ
れ、条件実行判定回路が先行命令を実行しないと判定し
た場合、条件実行制御回路は、実行停止回路から送信さ
れる現命令の実行停止を指示する制御信号と、現命令の
実行を行う異なる命令実行ユニットへ先行命令の処理結
果を転送するためのバイパス経路の動作を制御する制御
信号を無効とするように制御し、メモリアクセス部で実
行されるロード命令のロードデータが、整数演算部で実
行される乗算命令のソースデータと干渉を起こし、かつ
その先行ロード命令が条件実行判定で不実行となった場
合に、その条件実行キャンセル信号でパイプラインイン
ターロック信号とバイパス経路選択信号とをキャンセル
して、パイプラインのペナルティを削除するものであ
る。

【００２０】請求項６記載の発明に係る条件実行命令を
備えるマイクロプロセッサは、先行命令の処理結果を制
御レジスタ内の汎用フラグへ書き込む以前に、現命令が
処理結果を制御レジスタ内の汎用フラグから読み出す場
合、先行命令のデスティネーションフラグ指定フィール
ドと現命令のソースフラグ指定フィールドとが一致する
ことを判定するフラグ干渉判定回路とをさらに備え、実
行停止回路が先行命令の処理結果が制御レジスタ内の汎
用フラグへの書き込み動作が完了するまで現命令の実行
を停止させ、条件実行判定回路が先行命令内の実行条件
フィールドの値と制御レジスタ内の汎用フラグの値とに
より先行命令の実行を行うか否かの判定を行い、フラグ
干渉判定回路から送信された制御信号に基づいて実行停
止回路の動作が制御され、条件実行判定回路が先行命令
を実行しないと判定した場合、条件実行制御回路は実行
停止回路から送信された現命令の実行を停止する制御信
号を無効とするように制御し、あるフラグを用いる命令
の先行命令がそのフラグを更新し、かつその先行命令が
条件実行判定で不実行となった場合に、その条件実行キ
ャンセル信号でパイプラインインターロック信号をキャ
ンセルすることでパイプラインのペナルティを削除する
ものである。

【００２１】請求項７記載の発明に係る条件実行命令を
備えるマイクロプロセッサは、先行命令の処理結果を制
御レジスタ内の汎用フラグへ書き込む以前に、現命令が
制御レジスタ内の汎用フラグを用いて条件実行判定を行
う場合、先行命令のデスティネーションフラグ指定フィ
ールドと現命令のソースフラグ指定フィールドとが一致
することを判定するフラグ干渉判定回路とをさらに備
え、実行停止回路が先行命令の処理結果が制御レジスタ
内の汎用フラグへ書き込み完了されるまで現命令の実行
を停止させ、条件実行判定回路が先行命令内の実行条件
フィールドと制御レジスタから得られる汎用フラグの値
により先行命令の実行を行うか否かの判定を行い、フラ
グ干渉判定回路から送信される制御信号に基づいて実行
停止回路の動作が制御され、条件実行判定回路が先行命
令を実行しないと判定した場合、条件実行制御回路が実
行停止回路から送信される現命令の実行停止を指示する
制御信号を無効とするように制御し、条件実行判定を伴
う命令の先行命令が条件実行フラグを更新し、かつその
先行命令が条件実行判定で不実行となった場合に、その
条件実行キャンセル信号でパイプラインインターロック
信号をキャンセルしてパイプラインのペナルティを削除
するものである。

【００２２】請求項８記載の発明に係る条件実行命令を
備えるマイクロプロセッサは、先行命令が制御レジスタ
内のモードフラグを更新する場合、先行命令が制御レジ
スタ内のモードフラグを更新する命令であることを検知
するモードフラグ判定回路とをさらに備え、実行停止回
路は、先行命令が制御レジスタ内のモードフラグの値を
更新完了するまで現命令の動作を停止させ、条件実行判
定回路が、先行命令内の実行条件フィールドと制御レジ
スタから得られる汎用フラグの値により先行命令の実行
を行うか否かの判定を行い、条件実行判定回路から送信
される制御信号に基づいて実行停止回路の動作が制御さ
れ、条件実行判定回路で先行命令を実行しないと判定し
た場合、条件実行制御回路は実行停止回路から送信され
る現命令の動作の停止を指示する制御信号を無効とする
ように制御し、モードフラグを更新する命令が条件実行
判定で不実行となった場合に、その条件実行キャンセル
信号で後続命令のパイプラインインターロック信号をキ
ャンセルすることでパイプラインのペナルティを削除す
るものである。

【００２３】請求項９記載の発明に係る条件実行命令を
備えるマイクロプロセッサは、先行命令が含んでいる少
なくとも１つ以上の副命令である先行副命令を実行する
ため、演算回路及び演算回路と汎用レジスタとの間のデ
ータ読み出し及び書き込み経路等が同時に使用される場
合、先行副命令の組み合わせによりデータ読み出し及び
書き込み経路の同時使用が行われるか否かを検知する同
時使用判定回路と、先行副命令の実行でデータ読み出し
及び書き込み経路の同時使用を回避するため先行副命令
のいずれかの動作を停止する衝突回避回路とをさらに備
え、実行停止回路は、先行副命令の動作が停止される期
間と同一期間だけ現命令の動作を停止し、条件実行判定
回路が先行命令内の実行条件フィールドと制御レジスタ
内の汎用フラグの値により先行副命令の実行を行うか否
かの判定を行い、条件実行判定回路から送信される制御
信号に基づいて衝突回避回路と実行停止回路の動作が制
御され、条件実行判定回路が先行副命令を実行しないと
判定し、データ読み出し及び書き込み経路の同時使用が
発生しない場合に、条件実行制御回路は、衝突回避回路
から送信される先行副命令の実行を指示する制御信号
と、実行停止回路から送信される現命令の実行を停止す
る制御信号を無効とするように制御して、あるリソース
コンフリクトによりパイプラインインターロックが発生
し、かつそのリソースコンフリクトを発生させるサブ命
令のいずれかが条件実行判定で不実行となった場合に、
その条件実行キャンセル信号でパイプラインストール信
号をキャンセルしてパイプラインのペナルティを削除す
るものである。

【００２４】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。

【００２５】以下で説明する条件実行命令を備えるマイ
クロプロセッサの各実施の形態を説明する前に、この発
明のマイクロプロセッサに共通の基本構成に関してまず
説明する。

【００２６】マイクロプロセッサのハードウエア構成 図１は、この発明の条件実行命令を備えるマイクロプロ
セッサの全体構成を示すブロック図であり、マイクロプ
ロセッサ１は、命令デコードユニット（命令デコーダ）
２、メモリアクセスユニット（命令実行ユニット）３、
整数演算ユニット（命令実行ユニット）４、汎用レジス
タ５、命令ＲＡＭ（メモリ）６、データＲＡＭ（メモ
リ）７から構成されている。

【００２７】命令デコードユニット２は、命令ＲＡＭ６
から６４ビット幅のＩＤバスを通じて送られる命令コー
ドをＭＵデコーダ８、ＩＵデコーダ９を用いてデコード
する。ＭＵデコーダ８のデコード結果とプロセッサ状態
語（ＰＳＷ）１０よりメモリアクセスユニット３への制
御信号１１を生成し、また、ＩＵデコーダ９のデコード
結果とプロセッサ状態語１０より整数演算ユニット４へ
の制御信号１２を生成する。メモリアクセスユニット３
は、ＰＣ制御部１３、メモリ制御部１４、ＡＬＵ１５、
シフタ１６から構成される。ＰＣ制御部１３は、有効な
ジャンプ演算や分岐演算を含まない命令では、例えば実
行した命令のＰＣ値に８を加えて次に実行する命令のＰ
Ｃ値を計算し、ジャンプ演算や分岐演算では実行した命
令のＰＣ値に分岐変位を加算し、また演算で指定された
アドレッシングモードに従う計算をしてジャンプ先命令
のＰＣ値を計算する。

【００２８】メモリ制御部１４は、ＰＣ制御部１３で計
算されたＰＣ値をもとにＩＡバスを用いて命令ＲＡＭ６
を起動する。また、命令実行に必要なデータをデータメ
モリのアドレスを転送するＯＡバス、データを転送する
ＯＤバスを通じてデータＲＡＭ７にアクセスし、汎用レ
ジスタ５にデータ転送する。ＡＬＵ１５およびシフタ１
６では、汎用レジスタ５から３２ビット幅のＳ１バス、
Ｓ２バス、Ｓ６バスを通じて転送された最大３ワードの
データを用いて算術論理演算もしくはシフト演算を行
い、演算結果をＷ１バスを用いて汎用レジスタ５に転送
する。

【００２９】Ｓ１、Ｓ２、Ｓ６、Ｓ５バスを通じて、汎
用レジスタ５から読み出された最大４ワードの３２ビッ
ト長のデータが、メモリアクセスユニット３へ転送され
る。これにより、汎用レジスタ５からデータＲＡＭ７へ
２ワードストア命令を実現している。２ワードストア命
令では、２つのオペランドを使用し、メモリアドレスを
計算し、データＲＡＭ７へ２ワードデータを転送する。
また、メモリアクセスユニット３は、Ｗ１、Ｗ３Ｅ、Ｗ
３Ｏバスを通じて、メモリアクセスユニット３内での演
算結果およびデータＲＡＭ７から転送された２ワードの
ロードデータを、汎用レジスタ５へ転送する。

【００３０】整数演算ユニット４は、乗算器１７、アキ
ュムレータ１８、ＡＬＵ１９、シフタ２０から構成され
る。乗算器１７、ＡＬＵ１９、シフタ２０では、汎用レ
ジスタ５から３２ビット幅のＳ３、Ｓ４、Ｓ５バスを通
じて転送された最大３ワードのデータを用いて算術論理
演算もしくはシフト演算を行い、演算結果をＷ２，Ｗ３
Ｅ、Ｗ３Ｏバスを用いて汎用レジスタ５に転送する。ま
た、アキュムレータ１８は、乗算の結果を累積加算また
は累積減算してその演算結果を保持する。

【００３１】汎用レジスタ５は、最大６種類のレジスタ
値を同時に読み出すことが可能で、読み出されたデータ
は、それぞれＳ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｓ６バス
に出力される。また、汎用レジスタ５は、Ｗ１、Ｗ２、
Ｗ３Ｅ、Ｗ３Ｏバスに接続され、最大４種類のレジスタ
値を同時に書き込むことが可能である。命令ＲＡＭ６
は、３２ビット幅のＩＡバスと６４ビット幅のＩＤバス
に接続されており、ＩＡバスの示すアドレスに対応する
６４ビット長の命令データを読み出す。データＲＡＭ７
は、３２ビット幅のＯＡバスと６４ビット幅のＯＤバス
に接続されており、ＯＡバスの示すアドレスに対応す
る、６４ビット長のデータを読み書きする。

【００３２】命令セットとレジスタ 図２は、図１に示したマイクロプロセッサ１で用いられ
る命令フォーマットを示す説明図である。マイクロプロ
セッサ１の命令フォーマットには、１つの命令で２つの
演算を指示する２副命令のフォーマット１０１と１つの
命令で１つの演算を指示する１演算命令のフォーマット
１０２がある。２演算命令のフォーマット１０１にはフ
ィールド１０３とフィールド１０４からなるフォーマッ
トフィールド、２つの演算フィールド１０６、１０７及
び各演算フィールドに１つずつ付属する実行条件フィー
ルド１０５がある。１演算命令のフォーマットにはフィ
ールド１０３とフィールド１０４からなるフォーマット
フィールド、フィールド１０８とフィールド１０９とフ
ィールド１１０とからなる演算フィールド及びこの演算
フィールドに付属する実行条件フィールド１０５があ
る。

【００３３】図３は、図２に示した命令フォーマット内
のフォーマットフィールド１０３，１０４の詳細を示す
説明図であり、図において、ＦＭ＝００の場合、この命
令は２演算命令であり、演算フィールド１０６で指示さ
れたｏｐｅｒａｔｉｏｎ＿０の演算と演算フィールド１
０７で指示されたｏｐｅｒａｔｉｏｎ＿１の演算がデコ
ード直後のクロックサイクルで並列に実行される。フォ
ーマットフィールドの値ＦＭ＝０１の場合、この命令は
２演算命令であり、演算フィールド１０６で指示された
ｏｐｅｒａｔｉｏｎ＿０の演算がデコード直後のクロッ
クサイクルに実行され、演算フィールド１０７で指示さ
れたｏｐｅｒａｔｉｏｎ＿１の演算がｏｐｅｒａｔｉｏ
ｎ＿０の演算に対して１クロックサイクル遅れて実行さ
れる。

【００３４】ＦＭ＝１０の場合、この命令は２演算命令
であり、演算フィールド１０７で指示されたｏｐｅｒａ
ｔｉｏｎ＿１の演算がデコード直後のクロックサイクル
に実行され、演算フィールド１０６で指示されたｏｐｅ
ｒａｔｉｏｎ＿０の演算がｏｐｅｒａｔｉｏｎ＿１の演
算に対して１クロックサイクル遅れて実行される。ＦＭ
＝１１の場合、この命令は１演算命令であり、１０８と
１０９と１１０からなる演算フィールドで指示された１
つの演算がデコード直後のクロックサイクルで実行され
る。

【００３５】図４は、図２に示した実行条件フィールド
（ＣＣ）１０５の詳細を示す説明図である。実行条件フ
ィールド１０５は、後述するマイクロプロセッサ１の状
態フラグＦ０及びＦ１の値に依存して演算フィールド１
０６、１０７でそれぞれ示されたｏｐｅｒａｔｉｏｎ＿
０の演算やｏｐｅｒａｔｉｏｎ＿１の演算及び演算フィ
ールド１０８と１０９と１１０で示された演算が有効で
あるか無効であるかを定める。演算が有効であるとき
は、演算結果がレジスタ、メモリ、フラグに反映され、
その演算により定義された動作結果が残ることを意味
し、演算が無効であるときは、演算結果がレジスタ、メ
モリ、フラグに反映されず、定められた演算の種類には
関わらずその演算により無効演算（ＮＯＰ：ｎｏ ｏｐ
ｅｒａｔｉｏｎ）と同じ結果がレジスタやフラグに残る
ことを意味する。

【００３６】実行条件フィールド１０５の値ＣＣ＝００
０のとき、演算はフラグＦ０、Ｆ１の値に関わらず常に
有効である。ＣＣ＝００１のとき、演算はＦ１の値には
関わらずＦ０＝真のときのみ有効である。ＣＣ＝０１０
のとき、演算はＦ１の値には関わらずＦ０＝偽のときの
み有効である。ＣＣ＝０１１のとき、演算はＦ０の値に
は関わらずＦ１＝真のときのみ有効である。ＣＣ＝１０
０のとき、演算はＦ０の値には関わらずＦ１＝偽のとき
のみ有効である。ＣＣ＝１０１のとき、演算はＦ０＝真
かつＦ１＝真のときのみ有効である。ＣＣ＝１１０のと
き、演算はＦ０＝真かつＦ１＝偽のときのみ有効であ
る。ＣＣ＝１１１のときの動作は未定義であり、この値
が命令で用いられることはない。

【００３７】図５は、２８ビット長で表現される短型の
演算フィールド１０６、１０７と５４ビット長で表現さ
れる長型の演算フィールド（図２に示した演算フィール
ド１０８、１０９、１１０で構成される）の詳細を示す
説明図である。短型の演算フィールドには、７つのフォ
ーマット１１１、１１２、１１３、１１４、１１５、１
１６、１１７があり、長型の演算フィールドには１つの
フォーマット１１８がある。

【００３８】フォーマット１１１は、演算内容を指定す
るフィールド１２０、レジスタの番号を指定する２つの
フィールド１２１、１２２、レジスタ番号または６ビッ
ト長の即値を指定するフィールド１２３、フィールド１
２３がレジスタ番号を示すか即値を示すかを指定するフ
ィールド１２４から構成される。このフォーマット１１
１はレジスタ間接アドレッシングのメモリアクセス演算
に使用される。

【００３９】フォーマット１１２は、演算内容を指定す
るフィールド１２０、レジスタの番号を指定する２つの
フィールド１２１、１２２、レジスタ番号または６ビッ
ト長の即値を指定するフィールド１２３、フィールド１
２３がレジスタ番号を示すか即値を示すかを指定するフ
ィールド１２５から構成される。このフォーマット１１
２は算術演算、論理演算、シフト演算、ビット演算に使
用される。

【００４０】フォーマット１１３は、演算内容を指定す
るフィールド１２０、レジスタの番号を指定するフィー
ルド１２６から構成される。このフォーマット１１３
は、レジスタ指定によるジャンプ、分岐命令に使用され
る。フォーマット１１４は、演算内容を指定するフィー
ルド１２０、１８ビット長のディスプレイスメントのフ
ィールド１２７から構成される。このフォーマット１１
４は、ジャンプ、分岐命令に使用される。

【００４１】フォーマット１１５は、演算内容を指定す
るフィールド１２０、レジスタの番号を指定するフィー
ルド１２１、レジスタ番号または１２ビット長の即値を
指定するフィールド１２８、フィールド１２８がレジス
タ番号を示すか即値を示すかを指定するフィールド１２
９、フィールド１２１がゼロ判定による条件ジャンプお
よび条件分岐を行うか否かを指定するフィールド１３０
から構成される。このフォーマット１１５は、条件ジャ
ンプ、条件分岐命令に使用される。

【００４２】フォーマット１１６は、演算内容を指定す
るフィールド１２０、レジスタの番号を指定するフィー
ルド１２１、レジスタ番号または１２ビット長の即値を
指定するフィールド１２８、フィールド１２８がレジス
タ番号を示すか即値を示すかを指定するフィールド１２
９から構成される。このフォーマット１１６は、条件ジ
ャンプ、条件分岐命令、リピート命令に使用される。

【００４３】フォーマット１１７は、演算内容を指定す
るフィールド１２０、レジスタ番号または１２ビット長
の即値を指定するフィールド１２８、フィールド１２８
がレジスタ番号を示すか即値を示すかを指定するフィー
ルド１２９、ディレイド命令のディレイ値を指定するフ
ィールド１３１から構成される。このフォーマット１１
７は、ディレイドジャンプ、ディレイド分岐命令に使用
される。

【００４４】フォーマット１１８は、演算内容を指定す
るフィールド１２０、レジスタの番号を指定する２つの
フィールド１２１、１２２、３２ビット長の即値を指定
するフィールド１３２から構成される。このフォーマッ
ト１１８の演算には、複雑な算術演算、大きな即値を用
いる算術演算、大きなディスプレースメント付きレジス
タ間接アドレッシングのメモリアクセス演算や大きな分
岐変位の分岐演算、絶対番地へのジャンプ演算などがあ
る。

【００４５】フォーマット１１９は、演算内容を指定す
るフィールド１２０、レジスタの番号を指定する２つの
フィールド１２１、１２２、３２ビット長の即値を指定
するフィールド１３２、フィールド１３２がゼロ判定に
よる条件ジャンプおよび条件分岐を行うか否かを指定す
るフィールド１３３から構成される。このフォーマット
１１９は、大きな分岐変位をもつ条件ジャンプ、条件分
岐命令に使用される。

【００４６】図６は、図１に示したマイクロプロセッサ
１のレジスタの構成を示す説明図である。マイクロプロ
セッサ１には、６４本の３２ビット長の汎用レジスタ
５、１２本の制御レジスタ１５０、および２本のアキュ
ムレータ１８がある。汎用レジスタ（Ｒ０）１４０は、
読み出した場合常に０で書き込みは無視される。汎用レ
ジスタ（Ｒ６３）はスタックポインタであり、プロセッ
サ状態語（ＰＳＷ）１０のＳＭフィールドの値に依存し
てユーザスタックポインタ（ＳＰＵ）１４１または割り
込みスタックポインタ（ＳＰＩ）１４２が動作する。制
御レジスタ１５０には、プログラムカウンタ１５１、プ
ロセッサ状態語１０や各種の専用レジスタが含まれる。
フォーマット１１２の演算では、６４本の汎用レジスタ
５のそれぞれを上位１６ビットと下位１６ビットに分け
て別々にアクセスできる。また、２本のアキュムレータ
１８はそれぞれ上位３２ビットと下位３２ビットを別々
にアクセスできる。

【００４７】図７は、プロセッサ状態語１０の詳細を示
す説明図である。プロセッサ状態語（ＰＳＷ）１０の上
位１６ビット１７０にはスタックポインタを切り替える
ＳＭフィールド１７１、ソフトウェアデバッガトラップ
（ＳＤＢＴ）の検出を示すＥＡフィールド１７２、ＳＤ
ＢＴの許可を指定するＤＢフィールド１７３、割り込み
許可を指定するＥＩフィールド１７４、リピート動作の
許可を指定するＲＰフィールド１７５、モジュロアドレ
シングの許可を指定するＭＤフィールド１７６がある。

【００４８】下位１６ビットは、フラグフィールド１８
０である。フラグフィールド１８０には８個のフラグが
あり、その中のＦ０フラグ１８１とＦ１フラグ１８２は
演算の有効無効を制御する。各フラグの値は、比較演算
や算術演算の結果に依存して変化するほか、フラグ初期
化演算で初期化したり、フラグ値書き込み演算で任意の
値をフラグフィールド１８０に書き込むことで変化す
る。また、フラグ値読み出し演算でフラグフィールド１
８０の値を読み出すこともできる。

【００４９】以下に、図１に示したこの発明のマイクロ
プロセッサ１で用いられる命令一覧を示す。

【００５０】 A. MCU function instructions A-1. Load/Store instructions LDB Load one byte to a register with sign extension LDBU Load one byte to a register with zero extension LDH Load one half-word to a register with sign extension LDHH Load one half-word to a register high with sign extension LDHU Load one half-word to a register with zero extension LDW Load one word to a register LD2W Load two words to registers LD4BH Load four bytes to four half-word in two registers with sign extension LD4BHU Load four bytes to four half-word in two registers with zero extension LD2H Load two half-word to two word in two registers with sign extension STB Store one byte from a register STH Store one half-word from a register STHH Store one half-word from a register high STW Store one word from a register ST2W Store two words from registers ST4HB Store four bytes from four half-word from two registers ST2H Store two half-word from two registers MODDEC Decrement a register value by a 5-bit immediate value MODINC Ｉｎｃｒｅｍｅｎｔ ａ ｒｅｇｉｓｔｅｒ ｖａｌｕｅ ｂｙ ａ
５−ｂｉｔ ｉｍｍｅｄｉａｔｅ ｖａｌｕｅ

【００５１】 Ａ−２． Ｔｒａｎｓｆｅｒ ｉｎｓｔｒｕｃｔｉｏｎｓ ＭＶＦＳＹＳ Move a control register to a general purpose register MVTSYS Move a general purpose register to a control register MVFACC Move a word from an accumulator MVTACC Move two general purpose registers to an accumulator

【００５２】 A-3. Compare instructions CMPcc Compare cc = EQ, NE, GT, GE, LT, LE, PS(both positive), NG(both negative) CMPUcc Compare unsigned cc = GT, GE, LT, LE

【００５３】 A-4. Maximum/Minimum instructions reserved

【００５４】 A-5. Arithmetic operation instructions ABS Absolute ADD Add ADDC Add with carry ADDHppp Add half-word ppp = LLL, LLH, LHL, LHH, HLL, HLH, HHL, HHH ADDS Add register Rb with the sign of the third operand ADDS2H Add sign to two half-word ADD2H Add two pairs of half-words AVG Average with rounding towards positive infinity AVG2H Average two pairs of half-words rounding towards positive infinity JOINpp Join two half-words pp = LL, LH, HL, HH SUB Subtract SUBB Subtract with borrow SUBHppp Subtract half-word ppp = LLL, LLH, LHL, LHH, HLL, HLH, HHL, HHH SUB2H Subtract two pairs of half-words

【００５５】 A-6. Logical operation instructions AND logical AND OR logical OR NOT logical NOT XOR logical exclusive OR ANDFG logical AND flags ORFG logical OR flags NOTFG logical NOT a flag XORFG logical exclusive OR flags

【００５６】 A-7. Shift operation instructions SRA Shift right arithmetic SRA2H Shift right arithmetic two half-words SRC shift right concatenated registers SRL Shift right logical SRL2H Shift right logical two half-words ROT Rotate right ROT2H Rotate right two half-words

【００５７】 A-8. Bit operation instructions BCLR Clear a bit BNOT Invert a bit BSET Set a bit BTST Test a bit

【００５８】 A-9. Branch instructions BRA Branch BRATZR Branch if zero BRATNZ Branch if not zero BSR Branch to subroutine BSRTZR Branch to subroutine if zero BSRTNZ Branch to subroutine if not zero DBRA Delayed Branch DBRAI Delayed Branch immediate DBSR Delayed Branch to subroutine DBSRI Delayed Branch immediate to subroutine DJMP Delayed Jump DJMPI Delayed Jump immediate DJSR Delayed Jump to subroutine DJSRI Delayed Jump immediate to subroutine JMP Jump JMPTZR Jump if zero JMPTNZ Jump if not zero JSR Jump to subroutinee JSRTZR Jump to subroutine if zero JSRTNZ Jump to subroutine if not zero NOP No operation

【００５９】 A-10. OS-related instructions TRAP Trap REIT Return from exception, interrupts, and traps

【００６０】 B. DSP function instructions B-1. Arithmeti operation instructions MUL Multiply MULX Multiply with extended precision MULXS Multiply and shift to the right by one with extended precision MULX2H Multiply two pairs of half-words with extended precision MULHXpp Multiply two half-words with extended precision pp = LL, LH, HL, HH MUL2H Multiply two pairs of half-words MACa Multiply and add a = 0, 1 MACSa Multiply, shift to the right by one, and add a = 0, 1 MSUBa Multiply and subtract a= 0, 1 MSUBSa Multiply, shift to the right by one, and subtract a = 0, 1 SAT Saturate SATHH Saturate word operand into high half-word SATHL Saturate word operand into low half-word SATZ Saturate into positive number SATZ2H Saturate two half-words into positive number SAT2H Saturate two half-word operands

【００６１】 B-2. Repeat instructions REPEAT Repeat a block of instructions REPEAT Repeat a block of instructions with immediate

【００６２】マイクロプロセッサ１におけるパイプライ
ン動作 図８は、図１に示したこの発明のマイクロプロセッサ１
の並列２命令実行時（ＦＭ＝００）のパイプライン動作
を示す説明図である。パイプラインは、命令フェッチ
（ＩＦ）ステージ１９１、デコード／アドレス演算（Ｄ
／Ａ）ステージ１９２、実行／メモリアクセス（Ｅｏｒ
Ｍ）ステージ１９３、ライトバック（Ｗ）ステージ１９
４から構成される。

【００６３】並列２命令実行時には、メモリアクセスユ
ニット３での実行１９０と整数演算ユニット４での実行
１９５（斜線の部分）が並列に行われる。図９は、一つ
の命令実行でなされる各処理を４段のパイプライン図に
割当てた場合を示す説明図である。まず、ＩＦステージ
で命令フェッチが実行され、Ｄ／Ａステージでその命令
のデコードが実行される。そして、同じくＤ／Ａステー
ジの前半から汎用レジスタの読み出しが開始されて、後
半でアドレス計算がなされる。ＥｏｒＭステージでは、
演算及びメモリアクセスが実行される。そして、Ｗステ
ージの後半で汎用レジスタの書き込みが実行される。こ
れが１命令を実行する際のパイプライン的な処理の概要
である。

【００６４】また、図９においてパイプラインの下に示
しているように、４つのステージの前半と後半で行われ
る処理は、それぞれクロックのＨｉｇｈとＬｏｗに同期
して行われている。ＩＦステージの前半と後半の処理を
それぞれＩ１、Ｉ２期間中の処理と呼ぶ。また、Ｄステ
ージの前半と後半の処理をそれぞれＤ１、Ｄ２期間中の
処理と呼ぶ。また、Ｅステージの前半と後半の処理をそ
れぞれＥ１、Ｅ２期間中の処理と呼ぶ。また、Ｗステー
ジの前半と後半の処理をそれぞれＷ１、Ｗ２期間中の処
理と呼ぶ。

【００６５】マイクロプロセッサ１の詳細なブロック図 図１０〜図１３は、図１に示したマイクロプロセッサ１
のメモリアクセスユニットと整数演算ユニットを中心と
した詳細な構成を示すブロック図であり、図において、
マイクロプロセッサ１は、命令デコードユニット２、メ
モリアクセスユニット３、整数演算ユニット４、汎用レ
ジスタ５、命令ＲＡＭ６、データＲＡＭ７から構成され
ている。

【００６６】メモリアクセスユニット３は、図１に示し
たマイクロプロセッサ内のＡＬＵ１５、シフタ１６を備
えている。２２０は、Ｄ２同期バス群の値を取り込むレ
ジスタであり、格納した値をシフタ１６へ出力する。２
２１は、Ｄ２同期バス群の値を取り込むレジスタであ
り、格納した値をＡＬＵ１５へ出力する。また、その他
メモリ制御、ＰＣ制御、演算制御等を行うための各種演
算器やレジスタ等がメモリアクセスユニット３内に含ま
れている。２９は、命令フェッチ処理の際に、命令ＲＡ
Ｍ６へ送信するアドレスを保持するための命令アドレス
レジスタである。３０は、メモリへのストア処理を行う
際に、ストアデータの整値を行うための制御部である。
３３は、メモリからのロードデータの符号拡張を行うた
めの制御部である。３１は、ロードとストア命令実行時
のポストインクリメント／デクリメントアドレッシング
を行うためのインクリメンタである。３２は、ロード／
ストア命令及び分岐命令等を実行する際にアドレス計算
を行うための加算器である。５０は、ＡＬＵ、シフタの
結果を保持するレジスタである。

【００６７】またＣＲ０〜ＣＲ１１は、図６で示した制
御レジスタ１５０に相当する。３４は、プログラムカウ
ンタＣＲ０をインクリメントするためのインクリメンタ
である。３５は、リピート命令やディレイド分岐命令を
実行する際に、リピートカウントレジスタＣＲ６の値や
リピートエンドアドレスレジスタＣＲ８の値を計算する
ための加算器である。３６は、リピートカウントレジス
タの値をデクリメントするためのデクリメンタである。
３７は、命令アドレスレジスタの値をインクリメントす
るためのインクリメンタである。４０は、命令ブレーク
アドレスレジスタＣＲ１１の値とプログラムカウンタＣ
Ｒ０の値とを比較し、両者が同じ値であれば一致信号を
出力する３２ビット比較器である。

【００６８】４１は、リピートカウントレジスタＣＲ６
の値が０以上であれば有効となる信号を出力する３２ビ
ット比較器である。４２は、リピートエンドアドレスレ
ジスタＣＲ８の値と命令アドレスレジスタ２９の値を比
較し、同じ値であれば一致信号を出力する３２ビットの
比較器である。４３は、モジュロエンドアドレスレジス
タＣＲ１０の値とインクリメンタ３１の値が同じであれ
ば一致信号を出力する３２ビット比較器である。４４
は、Ｄ１Ｓ６ＢＵＳバスの値が０であれば有効となる信
号を出力するための３２ビット比較器である。

【００６９】また整数演算ユニット４内には、図１に示
すマイクロプロセッサ１内の乗算器１７（図１３では、
１７ａ〜１７ｄに相当する）、ＡＬＵ１９、シフタ２０
がある。その他の演算器として、飽和演算をするための
演算器２１がある。２２２は、Ｄ２同期バス群の値を取
り込むレジスタであり、格納した値はＡＬＵ２０へ出力
される。２２３は、Ｄ２同期バス群の値を取り込むレジ
スタであり、格納した値をシフタ１９及び飽和演算器２
１へ出力する。２２４は、Ｄ２同期バス群の値を取り込
むレジスタであり、格納した値を乗算器１７へ出力す
る。

【００７０】また、Ａ０、Ａ１は、積和演算等を行う際
の累積加算等を行うためのアキュムレータである。５５
は、ＡＬＵ，シフタ，飽和演算器の結果を保持するレジ
スタである。

【００７１】また、図１に示したＳ１、Ｓ２、Ｓ３、Ｓ
４、Ｓ５、Ｓ６バスは、図１０〜図１３ではＤ１Ｓ１Ｂ
ＵＳ、Ｄ１Ｓ２ＢＵＳ、Ｄ１Ｓ３ＢＵＳ、Ｄ１Ｓ４ＢＵ
Ｓ、Ｄ１Ｓ５ＢＵＳ、Ｄ１Ｓ６ＢＵＳに相当する。参照
記号Ｄ１Ｓ１ＢＵＳ内のＤ１とは、図９に示すＤ１期間
中にバスがドライブされることを意味する。これら先頭
にＤ１の付いているバスをＤ１同期バス群と呼ぶ。

【００７２】また、図１に示したＷ１、Ｗ２、Ｗ３Ｅ、
Ｗ３Ｏバスは、図１０〜図１３ではＷ１Ｗ１ＢＵＳ、Ｗ
１Ｗ２ＢＵＳ、Ｗ１Ｗ３ＥＢＵＳ、Ｗ１Ｗ３ＯＢＵＳに
相当する。参照記号Ｗ１Ｗ１ＢＵＳ内のＷ１とは、図９
に示すＷ１期間中にバスがドライブされることを示して
いる。これら先頭にＷ１の付いているバスは同様にＷ１
同期バス群と呼ぶ。

【００７３】またＤ２Ｓ１ＢＵＳ、Ｄ２Ｓ２ＢＵＳ、Ｄ
２Ｓ３ＢＵＳ、Ｄ２Ｓ４ＢＵＳ、Ｄ２Ｓ５ＭＢＵＳ、Ｄ
２Ｓ５ＩＢＵＳ、Ｄ２Ｓ６ＢＵＳは、Ｄ１同期バス群の
データをラッチを介して半クロック遅延させ、Ｄ２の期
間中にこれらのデータをドライブする。そのタイミング
を変更するラッチは、４０ａ、４０ｂである。

【００７４】また４１ａ、４１ｂ、４１ｃは、命令デコ
ーダ部より出力された即値データである。これらは、バ
スドライバ４２ａ、４２ｂ、４２ｃ、４２ｄを介して、
Ｄ１、Ｄ２同期バス群に出力される。また、Ｅ２Ｄ１Ｂ
ＵＳ、Ｅ２Ｄ３ＢＵＳ、Ｅ２Ｄ４ＢＵＳは、制御レジス
タの値や演算器の値を保持するレジスタの値をＥ２期間
中に出力するバスである。

【００７５】また５１は、Ｅ２Ｄ１ＢＵＳ上のデータを
Ｗ１Ｗ１ＢＵＳに出力するためのライトバックレジスタ
である。５３は、ロードデータの値をＷ１Ｗ３ＥＢＵ
Ｓ、Ｗ１Ｗ３ＯＢＵＳへ出力するためのレジスタであ
る。５４は、演算結果保持レジスタ５５の値をＷ１Ｗ２
ＢＵＳへ出力するためのライトバックレジスタである。
また６０は、命令デコードユニット２内のＰＳＷレジス
タの値をＥ２Ｄ１ＢＵＳに読み出すための経路である。
６１は、Ｅ１ＣＲＢＵＳの値を命令デコードユニット２
内のＰＳＷレジスタに書き込むための経路である。６２
は、ＡＬＵ１５でキャリーフラグを用いる演算を実行す
る時にキャリーフラグの伝播する経路である。

【００７６】６３は、ＡＬＵ１５から命令デコードユニ
ット２へ出力されるフラグの伝搬経路である。６４は、
ＡＬＵ２０から命令デコードユニットに出力されるフラ
グの伝搬経路である。６５は、ＡＬＵ２０でキャリーフ
ラグを用いる演算を実行する時にキャリーフラグの伝播
する経路である。６６は、飽和演算器２１から命令デコ
ードユニットに出力されるフラグの伝搬経路である。

【００７７】２００〜２１１は、バイパス処理を行うた
めの回路及び経路である。即ち、２００は、ロードデー
タバスＭ２ＯＤＢＵＳの値を符号拡張するための制御部
である。２０１は、ライトバックレジスタ５６の値が出
力されたバスＷ１Ｗ３ＥＢＵＳ、Ｗ１Ｗ３ＯＢＵＳの値
を取り込むレジスタである。２０２は、レジスタ５０の
値をメモリアクセス部のＤ２同期バス群へ出力するため
の経路である。２０３、はライトバックレジスタ５１の
値をＤ１同期バス群へ出力するための経路である。２０
４は、レジスタ５７の値をＤ１同期バス群へ出力するた
めの経路である。２０５は、レジスタ２０１の値をメモ
リアクセス部のＤ２同期バス群へ出力するための経路で
ある。２０６は、符号拡張部３３の値をメモリアクセス
部のＤ２同期バス群へ出力するための経路である。２０
７は、レジスタ５３の値をメモリアクセス部のＤ２同期
バス群へ出力するための経路である。２０８は、符号拡
張部２００の値を整数演算部のＤ２同期バス群へ出力す
るための経路である。２０９は、ライトバックレジスタ
５４の値をＤ１同期バス群へ出力するための経路であ
る。

【００７８】２１０は、レジスタ５５の値を整数演算部
のＤ２同期バス群に出力するための経路である。２１１
は、ライトバックレジスタ５６の値をＤ１同期バス群に
出力するための経路である。

【００７９】データ干渉発生時にデータの整合性を保証
する処理 図９に示したパイプライン図で説明したように、汎用レ
ジスタ５からのデータの読み出しはＤ１期間中に実行さ
れる。そして、汎用レジスタ５へのデータの書き込みは
Ｗ２期間中に実行される。このことから、先行する命令
の書き込み先（ディスティネーション）レジスタから、
直後の命令がデータの読み出しを行いたい場合、バイパ
ス処理やパイプラインインターロック処理等でデータの
整合性を保証してやる必要がある。このような処理が必
要なデータの関係をデータ干渉と呼んでいる。

【００８０】図１４は、命令コード間のパイプラインで
のデータの干渉を示す説明図であり、図において、６０
０ａ、６００ｂ、６００ｃはそれぞれメモリアクセスユ
ニット３で実行されるＷステージ、ＥｏｒＭステージ、
Ｄステージで実行されるサブ命令コードを示す。また、
６０１ａ、６０１ｂ、６０１ｃは、それぞれ整数演算ユ
ニット４で実行されるＷステージ、ＥｏｒＭステージ、
Ｄステージのサブ命令コードを示している。

【００８１】各サブ命令コードの５つのフィールドは、
先頭からオペコードと、条件実行フィールドと、ディス
ティネーションレジスタ指定フィールドと、２つのソー
スレジスタ指定フィールドを示している。各フィールド
に書いている記号の先頭の２文字は、それぞれのステー
ジとそれぞれの演算ユニットでの実行を示している。す
なわち、参照記号ＷＭは、Ｗステージのメモリアクセス
ユニットでの実行であることを示している。

【００８２】図１４に示す各パイプライン内の点線の矢
印６１０，６１１は、バイパス処理によりデータの整合
性を保証するデータ干渉の例を示している。矢印６１０
のように同一メモリアクセスユニット３内でのデータ干
渉は比較的バイパス経路を設け易い。そのためデータ干
渉発生時のデータの整合性の保証は、ほとんどがバイパ
ス処理により実行されている。また矢印６１１のよう
に、異なるメモリアクセスユニット３，４間のデータ干
渉でも、性能に影響が出る場合は、専用のバイパス経路
を設けてデータの整合性を保証している。

【００８３】バイパス経路でデータの整合性を保証する
場合は、パイプラインを停止する必要がなくペナルティ
なしで処理を実行することができる。それに対して、実
線の矢印６１２，６１３，６１４，６１５は、パイプラ
インインターロック処理によりデータの整合性を保証す
るデータ干渉の例を示している。矢印６１２では、同一
メモリアクセスユニット内でもタイミング的に間に合わ
ない処理の場合に、必要なデータが生成されるまでパイ
プラインのインターロック処理が必要となる。矢印また
６１３のように、異なるメモリアクセスユニット３，４
間では、ほとんどがバイパス処理不可能であるため、干
渉しているデータが汎用レジスタ５内に書き込まれる
迄、パイプラインのインターロック処理が必要となる。

【００８４】また矢印６１４，６１５のように、Ｅステ
ージのサブ命令コード６００ｂ、６０１ｂが、条件実行
フラグを更新する命令である場合で、かつ、その直後の
Ｄステージのサブ命令コードの条件実行フィールドが、
条件実行判定が必要である場合に、そのフラグの値が更
新されるまでパイプラインをインターロックさせる必要
がある。このように、パイプラインインターロック処理
では、干渉しているデータの整合性を保証するためにパ
イプラインを停止する必要があり、そのためペナルティ
が発生する。

【００８５】この発明のマイクロプロセッサ１では、こ
のパイプラインインターロックにより発生するペナルテ
ィを特定条件下で削除する機能を有するものであり、以
降では、上記処理をパイプラインインターロックキャン
セル処理と呼ぶ。

【００８６】図１５は、命令デコードユニット２内に組
み込まれているパイプラインインターロックキャンセル
処理を制御する制御回路（図１，図１０〜図１３では煩
雑さを避けるため図示せず）を示すブロック図であり、
図において、７００は命令ＲＡＭ６から命令データバス
Ｉ２ＩＤＢＵＳを介して送信される命令コードとフィー
ドバック経路から送信される命令コードのいずれかを選
択するセレクタである。セレクタ７００の動作は、セレ
クタ制御回路７２１により制御される。このセレクタ７
００の出力は、パイプラインのＩステージ内のＩ２期間
のタイミングであり、プリデコード用の命令コードとし
てプリデコード回路７１０へ出力される。

【００８７】また、７０１〜７０６は、命令コードを保
持するレジスタである。７０１，７０２は、Ｄステージ
の命令コードを保持するレジスタである。７０３，７０
４は、Ｅステージの命令コードを保持するレジスタであ
る。７０５は、Ｗステージの命令コードを保持するレジ
スタである。また７０６は、フィードバック経路用のレ
ジスタであり、レジスタ７０１の値を取り込んでセレク
タ７００へ出力する。これらのレジスタ７０１〜７０６
は、命令コードライト信号生成回路（実行停止回路）７
２０より出力されるライトイネーブル信号により制御さ
れる。またレジスタ７０１〜７０５の出力は、各種デコ
ーダ７１０，７１２，７１４〜７１９へ出力される。

【００８８】７１０は、プリデコード用の命令コードを
デコードし汎用レジスタ（ＧＰＲ）リード信号を生成す
るデコーダ回路である。７１１は、デコーダ７１０の結
果を保持するＤ１同期のラッチである。すなわち汎用レ
ジスタ（ＧＰＲ）５からの読み出しは、Ｄ１期間より開
始する。７１２は、レジスタ７０２の出力をデコード
し、データＲＡＭアクセスの制御信号を生成するデコー
ダ回路である。７１３は、デコーダ７１２の結果を保持
するＭ１同期のラッチ（Ｍ１Ｌ）である。すなわちデー
タＲＡＭ７に対するアクセスは、Ｍ１より開始される。

【００８９】７１７は、レジスタ７０１の出力をデコー
ドし、Ｄ１同期のデータバス制御信号を生成するデコー
ダ回路である。７１４は、レジスタ７０２の出力をデコ
ードし、Ｄ２同期のデータバス制御信号を生成するデコ
ーダ回路である。７１５はレジスタ７０３の出力をデコ
ードし、Ｅ１同期のデータバス制御信号を生成するデコ
ーダ回路である。７１６は、レジスタ７０５の出力をデ
コードし、汎用レジスタ（ＧＰＲ）５のライト信号を生
成するデコーダ回路である。汎用レジスタ（ＧＰＲ）５
へのライトは、Ｗ１同期のライト信号によりＷ２期間中
に実行される。

【００９０】７１８は、バイパス処理を実行するための
デコーダ回路（衝突回避回路）である。７１９は、パイ
プラインインターロック処理を実行するためのデコーダ
回路（データ干渉判定回路）である。また７２２は、Ｐ
ＳＷからの条件実行フラグとレジスタ７０２内の条件実
行フィールドから条件実行を制御する条件実行制御回路
である。条件実行制御回路７２２からキャンセル信号が
各種デコーダ回路に出力されて条件実行の可否を制御し
ている。

【００９１】図１６は、パイプラインインターロック制
御回路図を示すブロック図であり、図１５に示すデコー
ダ回路７１９に相当するものである。図において、８０
０〜８０３は、パイプラインインターロックが必要か否
か検知する制御ブロックである。この制御ブロック８０
０は、メモリアクセスユニット３のパイプラインのＥス
テージでのデスティネーションレジスタ指定フィールド
８１０とＤステージのソースレジスタ指定フィールド８
１１とを比較器８１４で比較し、その比較結果とオペコ
ード８１２，８１３との値からパイプラインインターロ
ックを判定する回路８１５より構成されている。

【００９２】８０２は、メモリアクセスユニット３のパ
イプラインのＤステージでの条件実行フィールド８１６
が、０以上であることを比較器８１９で比較し、その比
較結果とオペコード８１７，８１８との値からパイプラ
インインターロックを判定する回路８２０より構成され
ている。

【００９３】８０３は、メモリアクセスユニット３のパ
イプラインのＤステージでのオペコード８２１とデステ
ィネーションレジスタ指定フィールド８２２との値か
ら、パイプラインフラッシュを判定する判定回路８２３
より構成されている。

【００９４】８０１は、異なる命令コードが入力する８
００，８０２，８０３と同様な回路構成を有する制御ブ
ロックであり、このような制御ブロックがパイプライン
インターロック制御回路部には多数存在する。各制御ブ
ロック８００〜８０３からの出力信号は、ＡＮＤ回路８
３０〜８３３へ出力され、制御信号８５０がＨｉｇｈレ
ベルである時にキャンセルされる。ＡＮＤ回路８３０〜
８３３からの出力は、タイミング調整回路８３５〜８３
８へ出力され、これによりパイプラインインターロック
制御用の必要なタイミングの信号８５１〜８５４が生成
される。パイプラインインターロック制御信号８５１〜
８５４は、ＯＲ回路８３９へ入力され、ラッチを介して
信号８５５として出力される。

【００９５】図１７は、図１５に示す条件実行制御回路
７２２を示すブロック図であり、図において、８６０，
８６１は、メモリアクセス部及び整数演算部それぞれの
３ビットの条件実行フィールドをデコードするデコード
回路である。８６２，８６３は、プロセッサ状態ワード
（ＰＳＷ）から得られる条件実行フラグ８８０とデコー
ダ８６０，８６１のデコード結果とから条件実行命令を
実行するか否かを判定する条件実行判定回路である。

【００９６】条件実行判定回路８６２，８６３の出力
は、ＯＲ回路８６４，８６５に出力され、パイプライン
インターロック信号８８１とＯＲ処理された後に出力さ
れる。さらにそれらの信号は、８６６〜８７１のＥ１，
Ｅ２，Ｗ１同期のラッチで必要なタイミングに加工さ
れ、キャンセル信号として出力される。８８４ａ，８８
４ｂ，８８４ｃ，８８５ａ，８８５ｂ，８８５ｃは、ラ
ッチ８８６〜８７１の更新処理を制御するライトイネー
ブル信号である。

【００９７】図１８は、パイパス制御回路図を示すブロ
ック図であり、図１５に示すデコーダ回路７１８に相当
するものである。図において、８９０，８９１はバイパ
ス処理が必要か否か検知する制御ブロックである。制御
ブロック８９０では、メモリアクセスユニット３のＤス
テージのソースレジスタ指定フィールド８９２と整数演
算ユニット４のＷステージのデスティネーションレジス
タ指定フィールド８９３とを比較器８９６で比較し、そ
の結果とオペコード８９４，８９５との値からバイパス
処理が必要か否かを判定する回路８９７より構成されて
いる。８９１は、異なる命令コードを入力するバイパス
制御回路８９０と同様な回路構成を有する制御ブロック
であり、このような制御ブロックがバイパス制御回路部
には複数個存在する。各制御ブロック８９０，８９１か
らの出力は、ＯＲ回路８９８，８９９へ出力され、そこ
で制御信号９００とＯＲ処理されてバイパス経路選択信
号として出力される。

【００９８】パイプラインインターロックキャンセル処
理 次に、この発明のマイクロプロセッサ１でのパイプライ
ンインターロックキャンセル処理に係わる各実施の形態
について説明する。この発明のマイクロプロセッサ１に
おけるパイプラインインターロックキャンセル処理で
は、パイプラインインターロックを発生させる命令コー
ドが、条件実行判定により不実行となった場合に、その
パイプラインインターロック処理をキャンセルし、パイ
プラインのペナルティを削減するものである。

【００９９】実施の形態１．図１９は、この発明の実施
の形態１によるマイクロプロセッサ１のメモリアクセス
時のパイプラインインターロックキャンセル処理を示す
タイミング図であり、図において、白の部分はメモリア
クセスユニット３で実行されているパイプライン、斜線
部分は、整数演算ユニット４で実行されているパイプラ
インを示す。

【０１００】９０１は、メモリアクセスユニット３で実
行されるロード命令のパイプラインである。９０２はパ
イプライン９０１の後続のパイプラインである。９０３
は条件実行判定で不実行となるロード命令のパイプライ
ンである。９０４はパイプライン９０３の後続のパイプ
ラインである。

【０１０１】実施の形態１のマイクロプロセッサ１で
は、ロード命令のパイプライン９０１では、Ｄ１で汎用
レジスタ（ＧＰＲ）５からデータの読み出しを開始し、
読み出したデータを用いてＤ２でデータＲＡＭ７に対す
るアドレス計算を行う。そしてＭステージからデータＲ
ＡＭリクエスト信号を出力する。そのリクエストに対す
るデータの読み出しが２クロック後である場合、そのデ
ータが到達する２クロックの間、パイプライン９０１の
Ｍステージはインターロックされる。そして後続のパイ
プライン９０２のＤステージもパイプラインが停止され
てペナルティが発生する。

【０１０２】不実行となるロード命令のパイプライン９
０３では、Ｄステージで条件実行判定を行い、Ｄ２から
条件実行キャンセル信号を出力する。そしてそのキャン
セル信号によりデータＲＡＭリクエスト信号をキャンセ
ルし、Ｍステージ以降のパイプラインをキャンセルす
る。これにより実施の形態１のマイクロプロセッサで
は、Ｍステージでのパイプラインインターロックが発生
しないため、後続パイプライン９０４もペナルティなし
に実行することが可能となる。

【０１０３】次に動作について説明する。以下では、図
１０〜図１３に示すこの発明のマイクロプロセッサ１の
ブロック図および図１５に示す命令デコードユニット２
内に組み込まれている制御回路のブロック図、および図
１９に示すメモリアクセス時のパイプラインインターロ
ックキャンセル処理を示すタイミング図を用いて、メモ
リアクセス時のパイプラインインターロックキャンセル
処理について説明する。

【０１０４】図１９に示すパイプラインのロード命令
が、図１０〜図１３に示す命令ＲＡＭ６からＩ２ＩＤＢ
ＵＳを介して読み出され、図１５に示すセレクタ７００
を介して各制御回路に転送され読み出された命令が転送
される。デコーダ回路７１０では、アドレス計算用のソ
ースデータの読み出しを行うための汎用レジスタ（ＧＰ
Ｒ）５への読み出し信号の生成を行う。そして図１２に
示す加算器３２では、Ｄ１Ｓ１ＢＵＳ、Ｄ１Ｓ２ＢＵＳ
へ読み出されたソースデータを加算し、アドレスの計算
を行う。そして生成されたアドレスは、オペランドアド
レスバスＭ１ＯＡＢＵＳへ出力される。

【０１０５】データＲＡＭリクエスト信号は、図１５の
レジスタ７０２の命令コードをデコード回路７１２でデ
コードし、ラッチ７１３を介してＭステージより出力さ
れる。そしてデータＲＡＭより読み出されたデータは、
図１０〜図１３に示すオペランドデータバスＭ２ＯＤＢ
ＵＳ経由で符号拡張部３３を介してロードデータレジス
タ５３に取り込まれる。そしてレジスタ５３の値は、ラ
イトバックバスＷ１Ｗ３ＥＢＵＳ，Ｗ１Ｗ３ＯＢＵＳを
介して汎用レジスタ（ＧＰＲ）５に書き込まれる。

【０１０６】汎用レジスタ（ＧＰＲ）５への書き込み信
号であるＧＰＲライト信号は、図１５に示すレジスタ７
０５の値をデコーダ回路７１６でデコードして生成す
る。データＲＡＭアクセスでパイプラインインターロッ
クが発生した場合は、図１５に示す命令コードライト信
号生成回路（実行停止回路）７２０で命令コードの更新
を制御するように信号を生成し、レジスタ７０１〜７０
５の更新をインターロック期間中停止する。このロード
命令が条件実行判定で不実行である場合は、図１５に示
す条件実行制御回路７２２から条件実行キャンセル信号
７２３がデコーダ回路７１２，７１６に出力されて、デ
ータＲＡＭリクエスト信号及び汎用レジスタライト信号
がキャンセルされる。

【０１０７】以上のように、この実施の形態１によれ
ば、ロード命令が条件実行判定で不実行となった場合
に、ロードしたデータを汎用レジスタ（ＧＰＲ）５へ書
き込む処理のみをキャンセルするのではなく、データＲ
ＡＭアクセス処理の動作からキャンセルするので、先行
命令と現在実行する命令のパイプライン間にデータ干渉
が発生した場合におけるパイプラインの停止動作をキャ
ンセルするのでパイプラインのペナルティを削減するこ
とができる。

【０１０８】実施の形態２．図２０は、この発明の実施
の形態２によるマイクロプロセッサ１のアドレス計算デ
ータのパイプラインインターロックキャンセル処理を示
すタイミング図であり、図において、白の部分はメモリ
アクセスユニット３で実行されているパイプライン、斜
線部分は、整数演算ユニット４で実行されているパイプ
ラインを示す。

【０１０９】９０５は、メモリアクセスユニット３で実
行される加算命令のパイプラインである。９０６は、パ
イプライン９０５の後続のロード命令のパイプラインで
ある。９０７は、条件実行判定で不実行となる加算命令
のパイプラインである。９０８は、パイプライン９０７
の後続のロード命令のパイプラインである。

【０１１０】この実施の形態２のマイクロプロセッサ１
では、パイプライン９０５の加算命令の書き込みレジス
タｒ１０から、パイプライン９０６のロード命令のアド
レス計算用のデータ読み出しが発生した場合、そのデー
タ干渉をパイプライン９０６のＤステージで検知し、パ
イプラインインターロック信号を生成する。パイプライ
ンインターロック信号が生成されると、パイプライン９
０６のＤ／Ａステージを１クロック停止するためのセレ
クタ信号を生成する。そしてパイプライン９０５のＥス
テージで加算されたデータを、パイプライン９０６にバ
イパスするための制御信号を生成し、バイパス処理を実
行する。このようなアドレス計算用データのデータ干渉
が発生した場合、パイプラインインターロックのための
ペナルティが１クロック発生する。

【０１１１】不実行となる加算命令のパイプライン９０
７では、Ｄステージで条件実行判定を行い、Ｄ２から条
件実行キャンセル信号を出力する。そのキャンセル信号
により、パイプライン９０８のＤステージで検知するパ
イプラインインターロック信号をキャンセルする。これ
により、実施の形態２のマイクロプロセッサ１では、パ
イプライン９０８のアドレス計算用データのためのパイ
プラインインターロックが発生しないため、後続パイプ
ライン９０８をペナルティなしに実行することができ
る。

【０１１２】次に動作について説明する。以下では、図
１０〜図１３に示すこの発明のマイクロプロセッサ１の
ブロック図および図１５に示す命令デコードユニット２
内に組み込まれている制御回路のブロック図、および図
２０に示すアドレス計算データのパイプラインインター
ロックキャンセル処理を示すタイミング図を用いて、ア
ドレス計算データのパイプラインインターロックキャン
セル処理について説明する。

【０１１３】図２０に示すパイプライン９０６のロード
命令が、図１０〜図１３に示す命令ＲＡＭ６からＩ２Ｉ
ＤＢＵＳを介して読み出されると、図１５に示すセレク
タ７００を介して各制御回路に転送される。デコーダ回
路（データ干渉判定回路）７１９では、セレクタ７００
からのロード命令の命令コードと、Ｄステージの命令コ
ードを保持するレジスタ７０１の出力とを比較し、パイ
プラインインターロックが発生していることを検知す
る。パイプラインインターロック信号７３１，７３５を
生成し、セレクタ制御回路７２１と命令コードライト信
号生成回路７２０とデコーダ回路７１８へ出力する。

【０１１４】命令コードライト信号生成回路７２０から
はライト信号が出力され、レジスタ７０１の値をフィー
ドバックレジスタ７０６に取り込む。そしてセレクタ制
御回路７２１では、フィードバックレジスタ７０６の値
を選択するようにセレクタ７００を制御して、そのロー
ド命令のコードを各制御回路に出力する。この処理によ
り、図２０に示すパイプライン９０６のＤ／Ａステージ
が１クロックインターロックされることになる。デコー
ダ回路７１８では、デコーダ回路７１９からのパイプラ
インインターロック信号７３５を受けてバイパス経路選
択信号を生成し、図１０〜図１３に示すバイパス経路２
０３を経由してＡＬＵ１５で加算した結果データを取り
込んだライトバックレジスタ５１の値を、Ｄ１同期バス
群に出力する。

【０１１５】次に、そのバイパスされたデータを用い
て、図２０に示すパイプライン９０６のロード命令は、
図１０〜図１３に示すアドレス計算用の加算器３２でデ
ータＲＡＭアクセス用のアドレスを計算し、以降のステ
ージの処理を実行する。図２０に示すパイプライン９０
７の加算命令のように、条件実行判定で不実行となった
場合、図１５に示す条件実行制御回路７２２から条件実
行キャンセル信号７２３がデコーダ回路７１９へ出力さ
れ、パイプラインインターロック信号をキャンセルす
る。

【０１１６】以上のように、この実施の形態２によれ
ば、ロード命令のアドレス計算用データが同じ整数演算
ユニット４で実行される先行命令の結果データと干渉を
起こしており、かつその先行命令が条件実行判定で不実
行となった場合に、その条件実行キャンセル信号でパイ
プラインインターロック信号とバイパス経路選択信号を
キャンセルするので、パイプラインのペナルティを削除
することができる。

【０１１７】実施の形態３．図２１および図２２は、こ
の発明の実施の形態３によるマイクロプロセッサ１の異
なる実行ユニット間でのパイプラインインターロックキ
ャンセル処理を示すタイミング図であり、図において、
白の部分はメモリアクセスユニット３で実行されている
パイプライン、斜線部分は、整数演算ユニット４で実行
されているパイプラインを示す。この実施の形態３の説
明では、先ず図２１に示す異なる実行ユニット間のパイ
プラインインターロックキャンセル処理の例を説明し、
次に図２２に示す異なる実行ユニット間でのパイプライ
ンインターロックキャンセル処理の例を説明する。

【０１１８】図２１において、９１１は、整数演算ユニ
ット４で実行される加算命令のパイプラインである。９
１２は、パイプライン９１１の後続のメモリアクセスユ
ニット３で実行されるロード命令のパイプラインであ
る。９１３は、条件実行判定で不実行となる整数演算ユ
ニット４で実行される加算命令のパイプラインである。
９１４は、パイプライン９１３の後続のメモリアクセス
ユニット３で実行されるロード命令のパイプラインであ
る。

【０１１９】実施の形態３のマイクロプロセッサ１で
は、パイプライン９１１の加算命令の書き込みレジスタ
ｒ１０からパイプライン９１２のロード命令のアドレス
計算用のデータ読み出しが発生した場合、そのデータ干
渉をパイプライン９１２のＤステージで検知し、パイプ
ラインインターロック信号を生成する。パイプラインイ
ンターロック信号は、パイプライン９１１のＷステージ
が完了しデータｒ１０が汎用レジスタ（ＧＰＲ）５内に
書き込まれてから、パイプライン９１２のＤ／Ａステー
ジでの汎用レジスタ（ＧＰＲ）５からの読み出しが実行
できるまでの２クロック分生成される。そして、パイプ
ラインインターロック信号は、パイプライン９１２のＤ
／Ａステージを２クロック停止するためのセレクタ信号
を生成する。このようなアドレス計算用データのデータ
干渉が発生した場合、パイプラインインターロックのた
めのペナルティが２クロック発生する。

【０１２０】不実行となる加算命令のパイプライン９１
３では、Ｄステージで条件実行判定を行い、Ｄ２から条
件実行キャンセル信号を出力する。そしてそのキャンセ
ル信号により、パイプライン９１４のＤステージで検知
するパイプラインインターロック信号をキャンセルす
る。これにより、実施の形態３のマイクロプロセッサ１
では、パイプライン９１４のアドレス計算用データのた
めのパイプラインインターロックが発生しないために、
後続パイプライン９１４をペナルティなしに実行するこ
とが可能となる。

【０１２１】次に動作について説明する。以下では、図
１０〜図１３に示すこの発明のマイクロプロセッサ１の
ブロック図および図１５に示す命令デコードユニット２
内に組み込まれている制御回路のブロック図、および図
２１に示す異なる実行ユニット間でのパイプラインイン
ターロックキャンセル処理を示すタイミング図を用い
て、異なる実行ユニット間でのパイプラインインターロ
ックキャンセル処理について説明する。

【０１２２】図２１に示すパイプライン９１２のロード
命令が、図１０〜図１３に示す命令ＲＡＭ６からＩ２Ｉ
ＤＢＵＳを介して読み出されると、読み出されたロード
命令は、図１５に示すセレクタ７００を介して各制御回
路に転送される。デコーダ回路（データ干渉判定回路）
７１９では、セレクタ７００からのロード命令の命令コ
ードと、Ｄステージの命令コードとを保持するレジスタ
７０２の出力とを比較し、パイプラインインターロック
が発生していることを検知する。そして、パイプライン
インターロック信号７３１を生成し、セレクタ制御回路
７２１と命令コードライト信号生成回路７２０に出力す
る。命令コードライト信号生成回路７２０からはライト
信号が出力され、レジスタ７０１の値をフィードバック
レジスタ７０６に取り込む。

【０１２３】そしてセレクタ制御回路７２１は、フィー
ドバックレジスタ７０６の値を選択するようにセレクタ
７００を制御して、そのロード命令のコードを各制御回
路に出力する。この処理により、図２１に示すのパイプ
ライン９１２のＤ／Ａステージが２クロックインターロ
ックされることになる。

【０１２４】図１０〜図１３に示す整数演算ユニット４
内の加算器２０で実行された図２１に示すパイプライン
９１１の加算処理結果が、レジスタ５５及びライトバッ
クレジスタ５４を介して汎用レジスタ（ＧＰＲ）５内に
Ｗ２期間中に書き込まれてから、図２１に示すパイプラ
イン９１２のロード命令では汎用レジスタ（ＧＰＲ）５
からのデータのリード動作を開始し、アドレス加算器３
２でデータＲＡＭアクセス用のアドレスを生成する。

【０１２５】以上のように、図２１に示す異なる実行ユ
ニット間のパイプラインインターロックキャンセル処理
を実行するマイクロプロセッサ１によれば、パイプライ
ン９１３の加算命令のように、条件実行判定で不実行と
なった場合、図１５に示す条件実行制御回路７２２から
条件実行キャンセル信号７２３がデコーダ回路７１９に
出力され、パイプラインインターロック信号をキャンセ
ルする。

【０１２６】次に、図２２に示す異なる実行ユニット間
のパイプラインインターロックキャンセル処理のタイミ
ング図、図１０〜図１３に示すこの発明のマイクロプロ
セッサ１のブロック図、および図１５に示す命令デコー
ドユニット２内に組み込まれている制御回路のブロック
図を用いて、図２１に示す異なる実行ユニット間でのパ
イプラインインターロックキャンセル処理の他の例に関
して説明する。

【０１２７】図２２において、９１５は整数演算ユニッ
ト４で実行される加算命令のパイプライン、９１６はパ
イプライン９１５の１クロック後のメモリアクセス部で
実行されるロード命令のパイプラインである。９１７
は、条件実行判定で不実行となる整数演算ユニット４で
実行される加算命令のパイプラインである。９１８は、
パイプライン９１７の１クロック後のメモリアクセス部
で実行されるロード命令のパイプラインである。

【０１２８】この実施の形態３のマイクロプロセッサ１
では前記した機能に加え、さらに以下の機能を備える。
即ち、実施の形態３のマイクロプロセッサ１では、パイ
プライン９１５の加算命令の書き込みレジスタｒ１０か
らパイプライン９１６のロード命令のアドレス計算用の
データ読み出しが発生した場合、そのデータ干渉をパイ
プライン９１６のＤステージで検知し、パイプラインイ
ンターロック信号を生成する。パイプラインインターロ
ック信号は、パイプライン９１５のＷステージが完了し
データｒ１０がＧＰＲに書き込まれてから、パイプライ
ン９１６のＤ／Ａステージでの汎用レジスタ（ＧＰＲ）
５からのデータの読み出しが実行できるまでの１クロッ
ク分生成される。そしてパイプラインインターロック信
号は、パイプライン９１６のＤ／Ａステージを１クロッ
ク停止するためのセレクタ信号を生成する。このような
アドレス計算用データのデータ干渉が発生した場合、パ
イプラインインターロックのためのペナルティが１クロ
ック発生する。

【０１２９】不実行となる加算命令のパイプライン９１
７では、Ｄステージで条件実行判定を行い、Ｄ２から条
件実行キャンセル信号を出力する。そしてそのキャンセ
ル信号により、パイプライン９１８のＤステージで検知
するパイプラインインターロック信号をキャンセルす
る。これにより、実施の形態３のマイクロプロセッサ１
は、パイプライン９１８のアドレス計算用データのため
のパイプラインインターロックが発生しないため、後続
パイプライン９１８をペナルティなしに実行することが
できるものである。

【０１３０】次に動作について説明する。以下では、異
なる実行ユニット間のパイプラインインターロックキャ
ンセル処理の他の例について説明する。図２２に示すパ
イプライン９１６のロード命令が、図１０〜図１３に示
す命令ＲＡＭ６からＩ２ＩＤＢＵＳを介して読み出され
ると、図１５に示すセレクタ７００を介して各制御回路
に転送される。

【０１３１】図１５に示すデコーダ回路７１９では、セ
レクタ７００から送信されたロード命令の命令コード
と、Ｅステージの命令コードを保持するレジスタ７０４
の出力とを比較し、パイプラインインターロックが発生
していることを検知する。そしてパイプラインインター
ロック信号７３１を生成し、セレクタ制御回路７２１と
命令コードライト信号生成回路７２０に出力する。

【０１３２】命令コードライト信号生成回路７２０はラ
イト信号を出力し、レジスタ７０１の値をフィードバッ
クレジスタ７０６内に取り込む。そしてセレクタ制御回
路７２１では、フィードバックレジスタ７０６の値を選
択するようにセレクタ７００を制御して、そのロード命
令のコードを各制御回路に出力する。この処理により、
図２２に示すパイプライン９１６のＤ／Ａステージが１
クロックインターロックされることになる。

【０１３３】図１０〜図１３に示す整数演算ユニット４
内の加算器２０で実行された図２２に示すパイプライン
９１５の加算処理結果が、レジスタ５５及びライトバッ
クレジスタ５４を介して汎用レジスタ（ＧＰＲ）５内へ
Ｗ２期間中に書き込まれた後、図２２に示すパイプライ
ン９１６のロード命令では、汎用レジスタ（ＧＰＲ）５
に対するデータのリード動作を開始し、アドレス加算器
３２でデータＲＡＭアクセス用のアドレスを生成する。

【０１３４】図２２に示すパイプライン９１７の加算命
令のように、条件実行判定で不実行となった場合、図１
５に示す条件実行制御回路７２２から条件実行キャンセ
ル信号７２３がデコーダ回路（データ干渉判定回路）７
１９へ出力され、パイプラインインターロック信号をキ
ャンセルする。

【０１３５】以上のように、この実施の形態３によれ
ば、異なる命令実行ユニット間でデータ干渉を起こして
おり、かつその先行命令が条件実行判定で不実行となっ
た場合に、その条件実行キャンセル信号でパイプライン
インターロック信号をキャンセルするので、パイプライ
ンのペナルティを削除することができる。

【０１３６】実施の形態４．図２３は、この発明の実施
の形態４によるマイクロプロセッサ１の乗算データのパ
イプラインインターロックキャンセル処理を示すタイミ
ング図であり、図において、白の部分はメモリアクセス
ユニット３で実行されているパイプライン、斜線部分
は、整数演算ユニット４で実行されているパイプライン
を示す。

【０１３７】９２１は、メモリアクセスユニット３で実
行されるロード命令のパイプラインである。９２２は、
パイプライン９２１の後続の整数演算ユニット４で実行
される乗算命令のパイプラインである。９２３は、条件
実行判定で不実行となるメモリアクセスユニット３で実
行されるロード命令のパイプラインである。９２４は、
パイプライン９２３の後続の整数演算ユニット４で実行
される乗算命令のパイプラインである。

【０１３８】実施の形態４のマイクロプロセッサ１で
は、図２３に示すパイプライン９２１のロード命令の書
き込みレジスタｒ２０からパイプライン９２２の乗算命
令のソースデータ読み出しが発生した場合、そのデータ
干渉をパイプライン９２２のＤステージで検知し、パイ
プラインインターロック信号を生成する。パイプライン
インターロック信号が生成されると、パイプライン９２
２のＤステージを１クロック停止するためのセレクタ信
号を生成する。そして、パイプライン９２１のＭステー
ジでロードしたデータをパイプライン９２２にバイパス
するための制御信号を生成しバイパス処理を実行する。

【０１３９】上記のように、乗算データのデータ干渉が
発生した場合、パイプラインインターロックのためのペ
ナルティが１クロック発生する。不実行となる加算命令
のパイプライン９２３では、Ｄステージで条件実行判定
を行い、Ｄ２から条件実行キャンセル信号を出力する。
そしてそのキャンセル信号により、パイプライン９２４
のＤステージで検知するパイプラインインターロック信
号をキャンセルする。これにより、実施の形態４のマイ
クロプロセッサ１では、パイプライン９２４の乗算デー
タのためのパイプラインインターロックが発生しないの
で、後続パイプライン９２４をペナルティなしに実行す
ることができるものである。

【０１４０】次に動作について説明する。以下では、図
１０〜図１３に示すこの発明のマイクロプロセッサ１の
ブロック図および図１５に示す命令デコードユニット２
内に組み込まれている制御回路のブロック図、および図
２３に示す乗算データのパイプラインインターロックキ
ャンセル処理を示すタイミング図を用いて、乗算データ
のパイプラインインターロックキャンセル処理について
説明する。

【０１４１】図２３に示すパイプライン９２２の乗算命
令が、図１０〜図１３に示す命令ＲＡＭ６からＩ２ＩＤ
ＢＵＳを介して読み出されると、読み出された命令は、
図１５に示すセレクタ７００を介して各制御回路に転送
される。図１５に示すデコーダ回路（データ干渉判定回
路）７１９では、セレクタ７００からの乗算命令の命令
コードと、Ｄステージの命令コードを保持するレジスタ
７０２の出力とを比較し、パイプラインインターロック
が発生していることを検知する。そして、パイプライン
インターロック信号７３１，７３５を生成し、セレクタ
制御回路７２１と命令コードライト信号生成回路７２０
とデコーダ回路７１８へ出力する。

【０１４２】命令コードライト信号生成回路７２０から
はライト信号が出力され、レジスタ７０１の値をフィー
ドバックレジスタ７０６に取り込む。そしてセレクタ制
御回路７２１では、フィードバックレジスタ７０６の値
を選択するようにセレクタ７００を制御して、その乗算
命令のコードを各制御回路に出力する。この処理によ
り、図２３に示すのパイプライン９２２のＤステージが
１クロックインターロックされることになる。

【０１４３】図１５に示すデコーダ回路７１８では、デ
コーダ回路７１９からのパイプラインインターロック信
号７３５を受け、バイパス経路選択信号をさらに１クロ
ック余分に生成し、図１０〜図１３に示すバイパス経路
２０８を経由して、オペランドデータバスＭ２ＯＤＢＵ
Ｓの値を符号拡張部２００で処理した値を整数演算ユニ
ット４のＤ２同期バス群へ出力する。そして、図２３に
示すパイプライン９２２の乗算命令は、そのバイパスさ
れたデータを、図１０〜図１３に示す乗算器１７の入力
ラッチ２２内４に取り込み、乗算処理を実行し、それ以
降のステージを継続する。

【０１４４】図２３に示すのパイプライン９２３のロー
ド命令のように条件実行判定で不実行となった場合、図
１５に示す条件実行制御回路７２２から条件実行キャン
セル信号７２３がデ、コーダ回路７１９に出力され、パ
イプラインインターロック信号をキャンセルする。

【０１４５】以上のように、この実施の形態４によれ
ば、メモリアクセスユニット３で実行されるロード命令
のロードデータが、整数演算ユニット４で実行される乗
算命令のソースデータとデータ干渉を起こしており、か
つその先行ロード命令が条件実行判定で不実行となった
場合に、その条件実行キャンセル信号でパイプラインイ
ンターロック信号とバイパス経路選択信号をキャンセル
するので、パイプラインのペナルティを削除することが
できる。

【０１４６】実施の形態５．図２４は、この発明の実施
の形態５によるマイクロプロセッサ１のキャリーフラグ
のパイプラインインターロックキャンセル処理を示すタ
イミング図であり、図において、白の部分はメモリアク
セスユニット３で実行されているパイプライン、斜線部
分は、整数演算ユニット４で実行されているパイプライ
ンを示す。

【０１４７】９２５は、メモリアクセスユニット３で実
行される加算命令のパイプラインである。９２６は、パ
イプライン９２５の後続のキャリーフラグを用いる加算
命令のパイプラインである。９２７は、条件実行判定で
不実行となるメモリアクセスユニット３で実行される加
算命令のパイプラインである。９２８は、パイプライン
９２７の後続のキャリーフラグを用いる加算命令のパイ
プラインである。

【０１４８】実施の形態５のマイクロプロセッサ１で
は、パイプライン９２５の加算命令がキャリーフラグを
更新し、パイプライン９２６の命令がその更新されたキ
ャリーフラグを用いて加算処理を行う場合、そのキャリ
ーフラグの干渉をパイプライン９２６のＤステージで検
知し、パイプラインインターロック信号を生成する。パ
イプラインインターロック信号が生成されると、パイプ
ライン９２６のＤステージを１クロック停止するための
セレクタ信号を生成する。そして、キャリーセレクト信
号を生成して、パイプライン９２５のＷ１で更新された
キャリーフラグをパイプライン９２６に転送する。

【０１４９】このようなキャリーフラグの干渉が発生し
た場合、パイプラインインターロックのためのペナルテ
ィが１クロック発生する。不実行となる加算命令のパイ
プライン９２７では、Ｄステージで条件実行判定を行
い、Ｄ２から条件実行キャンセル信号を出力する。そし
てそのキャンセル信号により、パイプライン９２８のＤ
ステージで検知するパイプラインインターロック信号を
キャンセルする。これにより、実施の形態５のマイクロ
プロセッサ１は、パイプライン９２８のキャリーフラグ
のためのパイプラインインターロックが発生しないため
に、後続パイプライン９２８をペナルティなしに実行す
ることができるものである。

【０１５０】次に動作について説明する。以下では、図
１０〜図１３に示すこの発明のマイクロプロセッサ１の
ブロック図および図１５に示す命令デコードユニット２
内に組み込まれている制御回路のブロック図、および図
２４に示すキャリーフラグのパイプラインインターロッ
クキャンセル処理を示すタイミング図を用いて、キャリ
ーフラグのパイプラインインターロックキャンセル処理
について説明する。

【０１５１】図２４に示すパイプライン９２６のキャリ
ーフラグを用いる加算命令が、図１０〜図１３に示す命
令ＲＡＭ６からＩ２ＩＤＢＵＳを介して読み出される
と、図１５に示すセレクタ７００を介して各制御回路に
転送される。図１５に示すデコーダ回路（フラグ干渉判
定回路）７１９では、セレクタ７００からのその加算命
令の命令コードと、Ｄステージの命令コードを保持する
レジスタ７０２の出力を比較し、パイプラインインター
ロックが発生していることを検知する。そしてパイプラ
インインターロック信号７３１を生成し、セレクタ制御
回路７２１と命令コードライト信号生成回路７２０に出
力する。

【０１５２】命令コードライト信号生成回路７２０から
はライト信号が出力され、レジスタ７０１の値をフィー
ドバックレジスタ７０６内に取り込む。そしてセレクタ
制御回路７２１は、フィードバックレジスタ７０６の値
を選択するようにセレクタ７００を制御して、その乗算
命令のコードを各制御回路に出力する。この処理によ
り、図２４に示すパイプライン９２６のＤステージが１
クロックインターロックされることになる。

【０１５３】図１５に示すデコーダ７１４では、２クロ
ック間キャリーフラグを用いる加算命令のコードを保持
しているレジスタ７０２の値をデコードし、キャリーセ
レクト信号を２クロック間生成する。その信号により、
図１０〜図１３に示すフラグ経路６２から更新されたキ
ャリーフラグの値がＡＬＵ１５内へ入力され、そのフラ
グ値を用いた加算命令を実行する。

【０１５４】図２４に示すパイプライン９２７の加算命
令のように、条件実行判定で不実行となった場合、図１
５に示す条件実行制御回路７２２から条件実行キャンセ
ル信号７２３がデコーダ回路７１９へ出力され、パイプ
ラインインターロック信号をキャンセルする。

【０１５５】以上のように、この実施の形態５によれ
ば、あるフラグを用いる命令の先行命令がそのフラグを
更新し、かつその先行命令が条件実行判定で不実行とな
った場合に、その条件実行キャンセル信号でパイプライ
ンインターロック信号をキャンセルするので、パイプラ
インのペナルティを削除することができる。

【０１５６】実施の形態６．図２５は、この発明の実施
の形態６によるマイクロプロセッサ１の条件実行フラグ
のパイプラインインターロックキャンセル処理を示すタ
イミング図であり、図において、白の部分はメモリアク
セスユニット３で実行されているパイプライン、斜線部
分は、整数演算ユニット４で実行されているパイプライ
ンを示す。

【０１５７】９３１は、メモリアクセスユニット３で実
行される比較命令のパイプラインである。９３２は、パ
イプライン９３１の後続の条件実行判定を伴う加算命令
のパイプラインである。９３３は、条件実行判定で不実
行となるメモリアクセスユニット３で実行される比較命
令のパイプラインである。９３４は、パイプライン９３
３の後続の条件実行判定を伴う加算命令のパイプライン
である。

【０１５８】実施の形態６のマイクロプロセッサ１で
は、パイプライン９３１の比較命令が条件実行フラグを
更新し、パイプライン９３２の命令がその更新された条
件実行フラグを用いて条件実行判定を伴う場合、その条
件実行フラグの干渉をパイプライン９３２のＤステージ
で検知し、パイプラインインターロック信号を生成す
る。パイプラインインターロック信号が生成されると、
パイプライン９３２のＤステージを１クロック停止する
ためのセレクタ信号を生成する。そして条件実行判定期
間中信号を生成して、パイプライン９３１のＷ１で更新
された条件実行フラグをパイプライン９３２で条件実行
の判定に用いる。このような条件実行フラグの干渉が発
生した場合、パイプラインインターロックのためのペナ
ルティが１クロック発生する。

【０１５９】不実行となる比較命令のパイプライン９３
３では、Ｄステージで条件実行判定を行い、Ｄ２から条
件実行キャンセル信号を出力する。そして、そのキャン
セル信号により、パイプライン９３４のＤステージで検
知するパイプラインインターロック信号をキャンセルす
る。これにより、実施の形態６のマイクロプロセッサ１
では、パイプライン９３４の条件実行フラグのためのパ
イプラインインターロックが発生しないために、後続パ
イプライン９３４をペナルティなしに実行することがで
きるものである。

【０１６０】次に動作について説明する。以下では、図
１０〜図１３に示すこの発明のマイクロプロセッサ１の
ブロック図および図１５に示す命令デコードユニット２
内に組み込まれている制御回路のブロック図、および図
２５に示す条件実行フラグのパイプラインインターロッ
クキャンセル処理を示すタイミング図を用いて、条件実
行フラグのパイプラインインターロックキャンセル処理
について説明する。

【０１６１】図２５に示すパイプライン９３２の条件実
行判定を伴う加算命令が、図１０〜図１３に示す命令Ｒ
ＡＭ６からＩ２ＩＤＢＵＳを介して読み出されると、図
１５に示すセレクタ７００を介して各制御回路に転送さ
れる。デコーダ回路（フラグ干渉判定回路）７１９は、
セレクタ７００からその加算命令の命令コードと、Ｄス
テージの命令コードを保持するレジスタ７０２の出力と
を比較し、パイプラインインターロックが発生している
ことを検知する。そして、パイプラインインターロック
信号７３１を生成し、セレクタ制御回路７２１と命令コ
ードライト信号生成回路７２０へ出力する。命令コード
ライト信号生成回路７２０からレジスタ７０１へライト
信号が出力され、レジスタ７０１の値をフィードバック
レジスタ７０６内へ取り込む。そして、セレクタ制御回
路７２１は、フィードバックレジスタ７０６の値を選択
するようにセレクタ７００を制御して、その乗算命令の
コードを各制御回路に出力する。この処理により、図２
５に示すパイプライン９３２のＤステージが１クロック
インターロックされることになる。

【０１６２】図２５に示すパイプライン９３３の比較命
令のように、条件実行判定で不実行となった場合、図１
５に示す条件実行制御回路７２２から条件実行キャンセ
ル信号７２３がデコーダ回路７１９へ出力され、パイプ
ラインインターロック信号をキャンセルする。

【０１６３】以上のように、この実施の形態６によれ
ば、条件実行判定を伴う命令の先行命令が条件実行フラ
グを更新し、かつその先行命令が条件実行判定で不実行
となった場合に、その条件実行キャンセル信号によりパ
イプラインインターロック信号をキャンセルするので、
パイプラインのペナルティを削除することができる。

【０１６４】実施の形態７．図２６は、この発明の実施
の形態７によるマイクロプロセッサ１のモードフラグ更
新時のパイプラインインターロックキャンセル処理を示
すタイミング図であり、図において、白の部分はメモリ
アクセスユニット３で実行されているパイプライン、斜
線部分は、整数演算ユニット４で実行されているパイプ
ラインを示す。

【０１６５】９３５は、メモリアクセスユニット３で実
行される制御レジスタデータ転送命令のパイプラインで
ある。９３６は、パイプライン９３５の後続命令のパイ
プラインである。９３７は、条件実行判定で不実行とな
るメモリアクセスユニット３で実行される制御レジスタ
データ転送命令のパイプラインである。９３８は、パイ
プライン９３７の後続命令のパイプラインである。

【０１６６】実施の形態７のマイクロプロセッサ１で
は、パイプライン９３５の制御レジスタデータ転送命令
がモードフラグを更新した場合、そのモードフラグの更
新をパイプライン９２５のＤステージで検知し、パイプ
ラインインターロック信号を生成する。パイプラインイ
ンターロック信号が生成されると、パイプライン９３５
のＥ２で更新されたモードフラグの値で後続命令を実行
できるまで、後続命令が２クロック間インターロックさ
れる。このようなモードフラグの更新が発生した場合、
パイプラインインターロックのためのペナルティが２ク
ロック発生する。

【０１６７】不実行となる制御レジスタデータ転送命令
のパイプライン９３７では、Ｄステージで条件実行判定
を行い、Ｄ２から条件実行キャンセル信号を出力する。
そして、そのキャンセル信号によりパイプラインインタ
ーロック信号をキャンセルする。これにより、実施の形
態７のマイクロプロセッサ１は、後続パイプライン９３
８をペナルティなしに実行することができるものであ
る。

【０１６８】次に動作について説明する。以下では、図
１０〜図１３に示すこの発明のマイクロプロセッサ１の
ブロック図および図１５に示す命令デコードユニット２
内に組み込まれている制御回路のブロック図、および図
２６に示すモードフラグ更新時のパイプラインインター
ロックキャンセル処理を示すタイミング図を用いて、モ
ードフラグ更新時のパイプラインインターロックキャン
セル処理について説明する。

【０１６９】図２６に示すパイプライン９３５のモード
フラグを更新する制御レジスタデータ転送命令が、図１
０〜図１３に示す命令ＲＡＭ６からＩ２ＩＤＢＵＳを介
して読み出されると、読み出された命令は、図１５に示
すセレクタ７００を介して各制御回路に転送される。デ
コーダ回路（モードフラグ判定回路）７１９では、セレ
クタ７００からのその制御レジスタデータ転送命令の命
令コードからパイプラインインターロック信号を生成す
る。そしてそのパイプラインインターロック信号７３４
を生成し、デコーダ回路７１７に出力する。デコーダ回
路７１７では、図１０〜図１３に示す命令アドレスレジ
スタ２９を更新する制御信号が生成されている。その更
新制御信号をパイプラインインターロック信号でキャン
セルすることにより、命令アドレスレジスタの更新を停
止する。これにより、図２６に示す後続のパイプライン
９３６のＩＦステージを停止することが可能である。

【０１７０】図２６に示すパイプライン９３７の制御レ
ジスタデータ転送命令のように条件実行判定で不実行と
なった場合、図１５に示す条件実行制御回路７２２から
条件実行キャンセル信号７２３がデコーダ回路７１９へ
出力され、パイプラインインターロック信号をキャンセ
ルする。

【０１７１】以上のように、この実施の形態７によれ
ば、モードフラグを更新する命令が条件実行判定で不実
行となった場合に、その条件実行キャンセル信号で後続
命令のパイプラインインターロック信号をキャンセルす
るので、パイプラインのペナルティを削除することがで
きる。

【０１７２】実施の形態８．図２７は、この発明の実施
の形態８によるマイクロプロセッサ１のリソースコンフ
リクト発生時のパイプラインインターロックキャンセル
処理を示すタイミング図であり、図において、白の部分
はメモリアクセスユニット３で実行されているパイプラ
イン、斜線部分は、整数演算ユニット４で実行されてい
るパイプラインを示す。

【０１７３】９４１は、メモリアクセスユニット３で実
行されるロード命令のパイプラインである。９４２は、
パイプライン９４１と同時に整数演算ユニット４で実行
される乗算命令のパイプラインである。９４３は、パイ
プライン９４１，９４２の後続命令のパイプラインであ
る。９４４は、条件実行判定で不実行となるメモリアク
セスユニット３で実行されるロード命令のパイプライン
である。９４５は、パイプライン９４４と同時に整数演
算ユニット４で実行される乗算命令のパイプラインであ
る。９４６は、パイプライン９４４，９４５の後続命令
のパイプラインである。９４８は、条件実行判定で不実
行となる整数演算ユニット４で実行される乗算命令のパ
イプラインである。９４７は、パイプライン９４８と同
時に実行されるメモリアクセスユニット３で実行される
ロード命令のパイプラインである。９４９は、パイプラ
イン９４７，９４８の後続命令のパイプラインである。

【０１７４】実施の形態８のマイクロプロセッサ１で
は、図２７に示すパイプライン９４１，９４２のよう
に、メモリアクセスユニット３でのロード命令と整数演
算ユニット４での乗算命令が同時に実行される場合、Ｗ
ステージでの汎用レジスタ（ＧＰＲ）５へのデータの書
き込み時に、同じライトバックバスを用いるためにリソ
ースコンフリクト（リソース衝突）が発生する。

【０１７５】このリソースコンフリクトを回避するた
め、パイプライン９４２のＷステージを１クロックスト
ールし、パイプライン９４１の結果を汎用レジスタ（Ｇ
ＰＲ）５へ書き込んだ１クロック後に、パイプライン９
４２の結果を汎用レジスタ（ＧＰＲ）５へ書き込む。こ
のパイプラインストール信号は、パイプライン９４１，
９４２のＤステージで生成し、後続命令のパイプライン
９４３のＩＦステージをストールする。そしてＧＲＰラ
イト信号を２クロック間生成し、パイプライン９４１の
結果を書き込むアドレスＡとパイプライン９４２の結果
を書き込むアドレスＢを連続して出力する。このよう
に、リソースコンフリクトが発生した場合、パイプライ
ンストールのためのペナルティが１クロック発生する。

【０１７６】不実行となるロード命令のパイプライン９
４４では、Ｄステージで条件実行判定を行い、Ｄ２から
条件実行キャンセル信号を出力する。そしてこの条件実
行キャンセル信号により、パイプラインストール信号を
キャンセルする。そしてパイプライン９４５の結果をＧ
ＰＲに書き込むためのアドレスＢをＧＰＲライト信号と
共に出力する。これによりパイプライン９４５の後続パ
イプライン９４６をペナルティなしに実行することが可
能である。

【０１７７】不実行となる乗算命令のパイプライン９４
８では、Ｄステージで条件実行判定を行い、Ｄ２から条
件実行キャンセル信号を出力する。そしてこの条件実行
キャンセル信号により、パイプラインストール信号をキ
ャンセルする。そしてパイプライン９４７の結果を汎用
レジスタ（ＧＰＲ）５へ書き込むためのアドレスＡをＧ
ＰＲライト信号と共に出力する。これにより、実施の形
態８のマイクロプロセッサ１は、パイプライン９４７の
後続パイプライン９４９をペナルティなしに実行するこ
とができるものである。

【０１７８】次に動作について説明する。以下では、図
１０〜図１３に示すこの発明のマイクロプロセッサ１の
ブロック図および図１５に示す命令デコードユニット２
内に組み込まれている制御回路のブロック図、および図
２７に示すリソースコンフリクト発生時のパイプライン
インターロックキャンセル処理を示すタイミング図を用
いて、リソースコンフリクト発生時のパイプラインイン
ターロックキャンセル処理について説明する。

【０１７９】図２４に示すパイプライン９４１，９４２
のロード命令と乗算命令が、図１０〜図１３に示す命令
ＲＡＭ６からＩ２ＩＤＢＵＳを介して読み出されると、
読み出された命令は、図１５に示すセレクタ７００を介
して各制御回路に転送される。

【０１８０】図１５に示すデコーダ回路（同時使用判定
回路）７１９は、セレクタ７００からのその命令コード
からリソースコンフリクトによるパイプラインインター
ロックが発生していることを検知する。そして、パイプ
ラインインターロック信号７３０，７３２，７３５を生
成し、命令コードライト信号生成回路７２０とデコーダ
回路（衝突回避回路）７１８とデコーダ回路（衝突回避
回路）７１６へ出力する。

【０１８１】命令コードライト信号生成回路７２０から
レジスタ７０５へ送信されるライト信号によりレジスタ
７０５の更新動作を制御し、Ｗステージの命令コードを
２クロック間保持する。そしてデコーダ回路７１６で
は、そのＷステージの命令コードをデコードして、最初
にメモリアクセスユニット３へのＧＰＲライト信号を出
力し、次に整数演算ユニット４へのＧＰＲライト信号を
出力する。

【０１８２】また、デコーダ回路７１７は、図１０〜図
１３に示す命令アドレスレジスタ２９の更新制御信号を
加工し、命令アドレスレジスタ２９の値を更新しないよ
うに処理する。これにより、パイプライン９４３のＩＦ
ステージをストールし、それ以降のステージを継続す
る。

【０１８３】図２７に示すパイプライン９４４のロード
命令のように、条件実行判定で不実行となった場合、図
１５に示す条件実行制御回路７２２から条件実行キャン
セル信号７２３がデコーダ回路７１９に出力され、パイ
プラインストール信号をキャンセルする。そして、図１
５に示すデコーダ回路（衝突回避回路）７１６では、整
数演算ユニット４の結果を書き込むためのＧＰＲライト
信号を出力する。また図２７に示すパイプライン９４８
の乗算命令のように、条件実行判定で不実行となった場
合、図１５に示す条件実行制御回路７２２から条件実行
キャンセル信号７２３が、デコーダ回路７１９へ出力さ
れ、パイプラインストール信号をキャンセルする。そし
てデコーダ回路７１６では、メモリアクセスユニット３
での実行結果を書き込むためのＧＰＲライト信号を出力
する。

【０１８４】以上のように、実施の形態８によれば、あ
るリソースコンフリクトによりパイプラインインターロ
ックが発生し、かつそのリソースコンフリクトを発生さ
せるサブ命令のいずれかが条件実行判定で不実行となっ
た場合に、その条件実行キャンセル信号でパイプライン
ストール信号をキャンセルするので、パイプラインのペ
ナルティを削除することができる。

【０１８５】

【発明の効果】以上のように、請求項１記載の発明によ
れば、実行停止回路がプログラム内の先行命令の動作に
基づいて現命令の実行を一時的に停止し、条件実行判定
回路が現命令の実行を行うか否かの判定を行い、条件実
行判定回路が先行命令を実行しないと判定した時に条件
実行制御回路が先行命令の動作を開始する信号を無効と
する処理を行い、パイプラインの停止を誘因した原因と
なる命令が条件実行判定で不実行となった場合、そのパ
イプラインの停止動作をキャンセルするように構成した
ので、パイプラインのペナルティを削減できる効果があ
る。

【０１８６】請求項２記載の発明によれば、条件実行判
定回路の判定によりロード命令が条件実行判定で不実行
となった場合に、ロードしたデータをＧＰＲに書き込む
処理のみをキャンセルするのではなく、条件実行制御回
路がデータＲＡＭアクセス処理からキャンセルするよう
に構成したので、パイプラインのペナルティを削除でき
る効果がある。

【０１８７】請求項３記載の発明によれば、ロード命令
のアドレス計算用データが同じ命令実行ユニットで実行
される先行命令の結果データと干渉を起こし、かつ先行
命令が条件実行判定回路の条件実行判定で不実行となっ
た場合に、条件実行制御回路がその条件実行キャンセル
信号でパイプラインインターロック信号とバイパス経路
選択信号をキャンセルするように構成したので、パイプ
ラインのペナルティを削除できる効果がある。

【０１８８】請求項４記載の発明によれば、異なる命令
実行ユニット間でデータ干渉が発生し、かつその先行命
令が条件実行判定回路の条件実行判定で不実行となった
場合に、条件実行制御回路がその条件実行キャンセル信
号でパイプラインインターロック信号をキャンセルする
ように構成したので、パイプラインのペナルティを削除
できる効果がある。

【０１８９】請求項５記載の発明によれば、メモリアク
セス部で実行されるロード命令のロードデータが、整数
演算部で実行される乗算命令のソースデータと干渉を起
こし、かつその先行ロード命令が条件実行判定回路の条
件実行判定で不実行となった場合に、条件実行制御回路
がその条件実行キャンセル信号でパイプラインインター
ロック信号とバイパス経路選択信号をキャンセルするよ
うに構成したので、パイプラインのペナルティを削除で
きる効果がある。

【０１９０】請求項６記載の発明によれば、あるフラグ
を用いる命令の先行命令がそのフラグを更新し、かつそ
の先行命令が条件実行判定回路の条件実行判定で不実行
となった場合に、条件実行制御回路が条件実行キャンセ
ル信号でパイプラインインターロック信号をキャンセル
するように構成したので、パイプラインのペナルティを
削除できる効果がある。

【０１９１】請求項７記載の発明によれば、条件実行判
定を伴う命令の先行命令が条件実行フラグを更新し、か
つその先行命令が条件実行判定回路の条件実行判定で不
実行となった場合に、条件実行制御回路がその条件実行
キャンセル信号でパイプラインインターロック信号をキ
ャンセルするように構成したので、パイプラインのペナ
ルティを削除できる効果がある。

【０１９２】請求項８記載の発明によれば、モードフラ
グを更新する命令が条件実行判定回路の条件実行判定で
不実行となった場合に、条件実行制御回路がその条件実
行キャンセル信号で後続命令のパイプラインインターロ
ック信号をキャンセルするように構成したので、パイプ
ラインのペナルティを削除できる効果がある。

【０１９３】請求項９記載の発明によれば、あるリソー
スコンフリクトによりパイプラインインターロックが発
生し、かつそのリソースコンフリクトを発生させるサブ
命令のいずれかが条件実行判定回路の条件実行判定で不
実行となった場合に、条件実行制御回路が条件実行キャ
ンセル信号でパイプラインストール信号をキャンセルす
るように構成したので、パイプラインのペナルティを削
除できる効果がある。

【図面の簡単な説明】

【図１】 この発明における条件実行命令を備えるマイ
クロプロセッサの基本構成を示すブロック図である。

【図２】 図１に示したこの発明における条件実行命令
を備えるマイクロプロセッサで用いられる命令フォーマ
ットを示す説明図である。

【図３】 図１に示したこの発明における条件実行命令
を備えるマイクロプロセッサで用いられる命令フォーマ
ットを示す説明図である。

【図４】 図１に示したこの発明における条件実行命令
を備えるマイクロプロセッサで用いられる命令フォーマ
ットを示す説明図である。

【図５】 図１に示したこの発明における条件実行命令
を備えるマイクロプロセッサで用いられる命令フォーマ
ットを示す説明図である。

【図６】 図１に示したこの発明における条件実行命令
を備えるマイクロプロセッサのレジスタの構成を示す説
明図である。

【図７】 図１に示したこの発明における条件実行命令
を備えるマイクロプロセッサのレジスタの構成を示す説
明図である。

【図８】 図１に示したこの発明における条件実行命令
を備えるマイクロプロセッサのパイプライン動作を示す
説明図である。

【図９】 図１に示したこの発明における条件実行命令
を備えるマイクロプロセッサのパイプライン動作を示す
説明図である。

【図１０】 図１に示したこの発明における条件実行命
令を備えるマイクロプロセッサの実行ユニットを中心と
した詳細な構成を示すブロック図であり、図１０〜図１
３で一つのブロック図を示す。

【図１１】 図１０の右側に連続した部分のブロック図
である。

【図１２】 図１１の右側に連続した部分のブロック図
である。

【図１３】 図１２の右側に連続した部分のブロック図
である。

【図１４】 命令コード間のパイプラインでのデータの
干渉を示す説明図である。

【図１５】 命令デコードユニット内に組み込まれてい
るパイプラインインターロックキャンセル処理を制御す
る制御回路を示すブロック図である。

【図１６】 パイプラインインターロック制御回路図を
示すブロック図である。

【図１７】 図１５に示す条件実行制御回路を示すブロ
ック図である。

【図１８】 パイパス制御回路を示すブロック図であ
る。

【図１９】 この発明の実施の形態１による条件実行命
令を備えるマイクロプロセッサのメモリアクセス時のパ
イプラインインターロックキャンセル処理を示すタイミ
ング図である。

【図２０】 この発明の実施の形態２による条件実行命
令を備えるマイクロプロセッサのアドレス計算データの
パイプラインインターロックキャンセル処理を示すタイ
ミング図である。

【図２１】 この発明の実施の形態３による条件実行命
令を備えるマイクロプロセッサの異なる実行ユニット間
でのパイプラインインターロックキャンセル処理を示す
タイミング図である。

【図２２】 この発明の実施の形態３による条件実行命
令を備えるマイクロプロセッサの異なる実行ユニット間
でのパイプラインインターロックキャンセル処理を示す
タイミング図である。

【図２３】 この発明の実施の形態４による条件実行命
令を備えるマイクロプロセッサの乗算データのパイプラ
インインターロックキャンセル処理を示すタイミング図
である。

【図２４】 この発明の実施の形態５による条件実行命
令を備えるマイクロプロセッサのキャリーフラグのパイ
プラインインターロックキャンセル処理を示すタイミン
グ図である。

【図２５】 この発明の実施の形態６による条件実行命
令を備えるマイクロプロセッサの条件実行フラグのパイ
プラインインターロックキャンセル処理を示すタイミン
グ図である。

【図２６】 この発明の実施の形態７による条件実行命
令を備えるマイクロプロセッサのモードフラグ更新時の
パイプラインインターロックキャンセル処理を示すタイ
ミング図である。

【図２７】 この発明の実施の形態８による条件実行命
令を備えるマイクロプロセッサのリソースコンフリクト
発生時のパイプラインインターロックキャンセル処理を
示すタイミング図である。

【図２８】 従来のＭＭＡマイクロプロセッサのプロセ
ッサコアの構成を示すブロック図である。

【図２９】 図２８に示した従来のＭＭＡマイクロプロ
セッサ内に組み込まれている実行ユニットの一部の回路
をパイプライン的に配置したブロック図である。

【図３０】 図２８に示す従来のＭＭＡマイクロプロセ
ッサで実行される命令のパイプライン図である。

【符号の説明】

２ 命令デコードユニット（命令デコーダ）、３ メモ
リアクセスユニット（命令実行ユニット）、４ 整数演
算ユニット（命令実行ユニット）、５ 汎用レジスタ、
６ 命令ＲＡＭ（メモリ）、７ データＲＡＭ（メモ
リ）、７１６，７１８ デコーダ回路（衝突回避回
路）、７１９ デコーダ回路（データ干渉判定回路、フ
ラグ干渉判定回路、モードフラグ判定回路、同時使用判
定回路）、７２０ 命令コードライト信号生成回路（実
行停止回路）、７２２ 条件実行制御回路、８６２，８
６３ 条件実行判定回路。

Claims (9)

【特許請求の範囲】
1. 【請求項１】 命令やデータを格納する命令ＲＡＭやデ
   ータＲＡＭ等からなるメモリと、前記メモリへ接続され
   命令をデコードする命令デコーダと、命令の実行を制御
   する情報を格納する制御レジスタと、データを格納する
   複数個のレジスタと、算術演算等を実行する演算ユニッ
   トと、前記命令デコーダに接続され前記命令デコーダか
   ら出力された出力に従い前記命令を実行する命令実行ユ
   ニットと、前記プログラム内の先行命令の動作に基づい
   て現命令の実行を一時的に停止する実行停止回路と、前
   記現命令の実行を行うか否かの判定を行う条件実行判定
   回路と、前記条件実行判定回路が前記先行命令を実行し
   ないと判定した場合、前記先行命令の動作を開始する信
   号を無効とする処理を行う条件実行制御回路とを備える
   ことを特徴とする条件実行命令を備えるマイクロプロセ
   ッサ。
2. 【請求項２】 実行停止回路は、先行命令がメモリをア
   クセスし、そのアクセス完了を示すメモリアクセス完了
   信号が前記メモリから送信されるまでに複数クロック必
   要とする場合、前記先行命令のメモリアクセスが完了す
   るまで現命令の実行を停止し、前記メモリから送信され
   る前記アクセス完了信号に基づいて条件実行判定回路の
   動作は制御され、前記条件実行判定回路は、前記現命令
   内の実行条件フィールドと制御レジスタ内の汎用フラグ
   の値に基づいて前記先行命令の実行を行うか否かの判定
   を行い、前記条件実行判定回路が前記先行命令を実行し
   ないと判定した場合に、条件実行制御回路は、前記先行
   命令の前記メモリへのアクセス処理を開始するアクセス
   開始信号を無効とすることを特徴とする請求項１記載の
   条件実行命令を備えるマイクロプロセッサ。
3. 【請求項３】 先行命令の処理結果を汎用レジスタへ書
   き込む以前に、現命令が前記処理結果を前記汎用レジス
   タから読み出す場合、前記先行命令のデスティネーショ
   ンレジスタ指定フィールドと前記現命令のソースレジス
   タ指定フィールドが一致することを判定するデータ干渉
   判定回路と、前記先行命令の処理結果を前記汎用レジス
   タを経由することなく前記現命令を実行する命令実行ユ
   ニットに転送するバイパス経路とをさらに備え、実行停
   止回路は、前記バイパス経路を介して前記先行命令の処
   理結果が転送可能になるまで、前記現命令の実行を停止
   し、条件実行判定回路は、前記先行命令内の実行条件フ
   ィールドの値および制御レジスタから得られる汎用フラ
   グの値により前記先行命令の実行を行うか否かの判定を
   行い、前記データ干渉判定回路から送信される制御信号
   に基づいて前記実行停止回路と前記バイパス経路の動作
   が制御され、前記条件実行判定回路が、前記先行命令を
   実行しないと判定した場合、条件実行制御回路は、前記
   実行停止回路から送信される前記現命令の動作を停止す
   る制御信号および前記先行命令の処理結果を前記現命令
   を実行する命令実行ユニットへ転送するための前記バイ
   パス経路の動作を制御する制御信号を無効とすることを
   特徴とする請求項１記載の条件実行命令を備えるマイク
   ロプロセッサ。
4. 【請求項４】 先行命令の処理結果を汎用レジスタへ書
   き込む以前に、現命令が前記処理結果を前記汎用レジス
   タから読み出す場合、前記先行命令のデスティネーショ
   ンレジスタ指定フィールドと前記現命令のソースレジス
   タ指定フィールドとが一致することを判定するデータ干
   渉判定回路とをさらに備え、実行停止回路は、前記先行
   命令の処理結果が前記汎用レジスタへ書き込み完了され
   るまで前記現命令の実行を停止させ、条件実行判定回路
   は、前記先行命令内の実行条件フィールドの値および制
   御レジスタから得られる汎用フラグの値により前記先行
   命令の実行を行うか否かの判定を行い、前記データ干渉
   判定回路から送信される制御信号により前記実行停止回
   路の動作が制御され、前記条件実行判定回路で前記先行
   命令を実行しないと判定した場合、条件実行制御回路
   は、前記実行停止回路から送信される前記現命令の動作
   の停止を制御する制御信号を無効とすることを特徴とす
   る請求項１記載の条件実行命令を備えるマイクロプロセ
   ッサ。
5. 【請求項５】 先行命令の処理結果を汎用レジスタへ書
   き込む以前に、異なる命令実行ユニットで実行される現
   命令が前記処理結果を前記汎用レジスタから読み出す場
   合、前記先行命令のデスティネーションレジスタ指定フ
   ィールドと前記現命令のソースレジスタ指定フィールド
   とが一致することを判定するデータ干渉判定回路と、前
   記先行命令の処理結果を前記汎用レジスタを経由するこ
   となく前記現命令を実行する前記異なる命令実行ユニッ
   トへ転送するバイパス経路とをさらに備え、実行停止回
   路は、前記バイパス経路を介して前記先行命令の処理結
   果を転送可能な時まで前記現命令の実行を停止し、条件
   実行判定回路は、前記先行命令内の実行条件フィールド
   および制御レジスタから得られる汎用フラグの値により
   前記先行命令の実行を行うか否かの判定を行い、前記デ
   ータ干渉判定回路から送信される制御信号に基づいて前
   記実行停止回路および前記バイパス経路の動作が制御さ
   れ、前記条件実行判定回路が前記先行命令を実行しない
   と判定した場合、条件実行制御回路は、前記実行停止回
   路から送信される前記現命令の実行停止を指示する制御
   信号と、前記現命令の実行を行う前記異なる命令実行ユ
   ニットへ前記先行命令の処理結果を転送するための前記
   バイパス経路の動作を制御する制御信号を無効とするこ
   とを特徴とする請求項１記載の条件実行命令を備えるマ
   イクロプロセッサ。
6. 【請求項６】 先行命令の処理結果を制御レジスタ内の
   汎用フラグへ書き込む以前に、現命令が前記処理結果を
   前記制御レジスタ内の前記汎用フラグから読み出す場
   合、前記先行命令のデスティネーションフラグ指定フィ
   ールドと前記現命令のソースフラグ指定フィールドとが
   一致することを判定するフラグ干渉判定回路とをさらに
   備え、実行停止回路は前記先行命令の処理結果が前記制
   御レジスタ内の前記汎用フラグへの書き込み動作が完了
   するまで前記現命令の実行を停止させ、条件実行判定回
   路は、前記先行命令内の実行条件フィールドの値と前記
   制御レジスタ内の前記汎用フラグの値とにより前記先行
   命令の実行を行うか否かの判定を行い、前記フラグ干渉
   判定回路から送信された制御信号に基づいて前記実行停
   止回路の動作が制御され、前記条件実行判定回路が前記
   先行命令を実行しないと判定した場合、条件実行制御回
   路は、前記実行停止回路から送信された前記現命令の実
   行を停止する制御信号を無効とすることを特徴とする請
   求項１記載の条件実行命令を備えるマイクロプロセッ
   サ。
7. 【請求項７】 先行命令の処理結果を制御レジスタ内の
   汎用フラグへ書き込む以前に、現命令が前記制御レジス
   タ内の汎用フラグを用いて条件実行判定を行う場合、前
   記先行命令のデスティネーションフラグ指定フィールド
   と前記現命令のソースフラグ指定フィールドとが一致す
   ることを判定するフラグ干渉判定回路とをさらに備え、
   実行停止回路は前記先行命令の前記処理結果が前記制御
   レジスタ内の前記汎用フラグへ書き込み完了されるまで
   前記現命令の実行を停止させ、条件実行判定回路は、前
   記先行命令内の実行条件フィールドと前記制御レジスタ
   から得られる前記汎用フラグの値により前記先行命令の
   実行を行うか否かの判定を行い、前記フラグ干渉判定回
   路から送信される制御信号に基づいて前記実行停止回路
   の動作が制御され、前記条件実行判定回路が前記先行命
   令を実行しないと判定した場合、条件実行制御回路は、
   前記実行停止回路から送信される前記現命令の実行停止
   を指示する制御信号を無効とすることを特徴とする請求
   項１記載の条件実行命令を備えるマイクロプロセッサ。
8. 【請求項８】 先行命令が制御レジスタ内のモードフラ
   グを更新する場合、前記先行命令が前記制御レジスタ内
   の前記モードフラグを更新する命令であることを検知す
   るモードフラグ判定回路をさらに備え、実行停止回路
   は、前記先行命令が前記制御レジスタ内の前記モードフ
   ラグの値を更新完了するまで現命令の動作を停止させ、
   条件実行判定回路は、前記先行命令内の実行条件フィー
   ルドと前記制御レジスタから得られる汎用フラグの値に
   より前記先行命令の実行を行うか否かの判定を行い、前
   記条件実行判定回路から送信される制御信号に基づいて
   前記実行停止回路の動作が制御され、前記条件実行判定
   回路で前記先行命令を実行しないと判定した場合、前記
   条件実行制御回路は、前記実行停止回路から送信される
   前記現命令の動作の停止を指示する制御信号を無効とす
   ることを特徴とする請求項１記載の条件実行命令を備え
   るマイクロプロセッサ。
9. 【請求項９】 先行命令が含んでいる少なくとも１つ以
   上の副命令である先行副命令を実行するため、演算回路
   及び前記演算回路と汎用レジスタとの間のデータ読み出
   し及び書き込み経路等が同時に使用される場合、前記先
   行副命令の組み合わせにより前記データ読み出し及び書
   き込み経路の同時使用が行われるか否かを検知する同時
   使用判定回路と、前記先行副命令の実行で前記データ読
   み出し及び書き込み経路の同時使用を回避するため前記
   先行副命令のいずれかの動作を停止する衝突回避回路と
   をさらに備え、実行停止回路は、前記先行副命令の動作
   が停止される期間と同一期間だけ前記現命令の動作を停
   止し、条件実行判定回路は、前記先行命令内の実行条件
   フィールドと制御レジスタ内の汎用フラグの値により前
   記先行副命令の実行を行うか否かの判定を行い、前記条
   件実行判定回路から送信される制御信号に基づいて前記
   衝突回避回路と前記実行停止回路の動作が制御され、前
   記条件実行判定回路が前記先行副命令を実行しないと判
   定し、前記データ読み出し及び書き込み経路の同時使用
   が発生しない場合に、条件実行制御回路は、前記衝突回
   避回路から送信される前記先行副命令の実行を指示する
   制御信号と、前記実行停止回路から送信される前記現命
   令の実行を停止する制御信号を無効とすることを特徴と
   する先行副命令記載の条件実行命令を備えるマイクロプ
   ロセッサ。