JP3152345B2 - キャッシュメモリ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、キャッシュメモリ
に関し、特に連続するストア命令を１クロックサイクル
でパイプライン化することを可能とするキャッシュメモ
リを提供することにある。

【０００２】

【従来技術】従来、この種のライトバック方式のキャッ
シュメモリは、命令をクロックサイクル周期でパイプラ
イン処理することを目的として用いられている。以下、
従来のライトバック方式のキャッシュメモリについて図
を参照して説明する。

【０００３】図５は一般的なライトバック方式のキャッ
シュメモリの第１の従来例を示すブロック図である。図
５において、７８はアドレスバス、７９はデータバスで
ある。第１メモリ７１はキャッシュデータ７１ａを格納
し、第２メモリ７２はダーティビット７２ａとバリッド
ビット７２ｂとタグ７２ｃをそれぞれ格納する。

【０００４】バリッドビット７２ｂは、第１メモリ７１
に保存されているデータが有効なデータであることを示
す情報を保存するフラグメモリである。

【０００５】ダーティビット７２ａはキャッシュデータ
が更新されて、外部メモリと不一致になっているか否か
を示す情報を保存するフラグメモリである。ここでは、
キャッシュデータの更新が行われた場合、ダーティビッ
ト７２ａにアクティブハイ（ＨＩＧＨ）を保持するもの
とする。

【０００６】キャッシュコントローラ８４は、ダーティ
ビット信号８２、バリッドビット信号８３、タグ信号８
４の読み出し及び書き込みを第２メモリ７２に対して行
い、キャッシュヒットしているかいないかを示すキャッ
シュヒット信号８１を出力する。ここでは、キャッシュ
ヒットしている時、キャッシュヒット信号８１をアクテ
ィブハイ（ＨＩＧＨ）にするものとする。

【０００７】図５に示す第１従来例の動作について説明
する。まず、アドレスＡ０のデータを第１メモリ７１か
ら読み出す場合について説明する。アドレスバス７８上
のアドレスＡ０によって、第２メモリ７２からエントリ
Ａ０のタグ７２ｃとバリッドビット７２ｂとダーティビ
ット７２ａとが、タグ信号８４、バリッドビット信号８
３、ダーティビット信号８２を介してキャッシュコント
ローラ８４へ読み出される。キャッシュコントローラ８
４は、タグ７２ｃとアドレスＡ０との比較を行い、キャ
ッシュヒット信号８１を生成する。

【０００８】キャッシュミスしている場合、キャッシュ
リプレース処理を行う。キャッシュヒットしている場
合、ダーティビット７２ａがＨＩＧＨであるならば、キ
ャッンュデータ７１ａは更新されているので、外部メモ
リヘキャッシュデータを書き戻し、キャッシュリプレー
スを行う。キャッシュヒットしており、かつダーティビ
ット７２ａがＨＩＧＨでない場合には、第１メモリ７１
からキャッシュデータを読み出す。

【０００９】次に、キャッシュメモリにデータを書き込
むストア命令が２つ連続してキャッシュヒットする場合
の動作について説明する。

【００１０】ここでは、連続するストア命令をストア命
令Ａとストア命令Ｂとする。図６は、図５に示したキャ
ッシュメモリにおいて連続するストア命令のパイプライ
ン動作を示す図である。ここで、ＴＡＧ（Ｒ）はタグ７
２ｃの読み出し、Ｄ（Ｒ）はダーティビット７２ａの読
み出し、ＨＩＴはキャッシュヒット信号８１の生成、Ｄ
ａｔａ（Ｗ）はキャッシュデータ７１ａの書き込み、Ｄ
（ｗ）はダーティビット７２ａへの書き込みを示す。

【００１１】ステージ（１）では、ストア命令Ａに関す
るタグ７２ｃとダーティビット７２ａを読み出す。ステ
ージ（２）では、ステージ（１）で読み出したタグ７２
ｃとアドレスを比較しキャッシュヒット信号８１の生成
を行う。

【００１２】ステージ（３）では、ストアデータを第１
メモリ７１へ書き込み、ダーティビット７２ａにＨＩＧ
Ｈを書き込む。ここで、タグ７２ｃとダーティビット７
２ａは同一の第２メモリ７２に格納されているのでスト
ア命令Ａに関するダーティビット７２ａへの書き込み中
はストア命令Ｂに関するタグ７２ｃの読み出しができな
い。そのため、ステージ（５）までストア命令Ｂに関す
るタグ７２ｃの読み出しを待たなければならない。この
結果、２つの連続するストア命令の実行に３クロック必
要となる。

【００１３】上記のような問題を解決する第２従来例の
キャッシュメモリが特開平５−３１４００７号公報に開
示される。この第２従来例では、１ラインにダーティビ
ットセルを２つずつ有することにより、連続するストア
命令をクロックサイクル周期でパイプライン処理する技
術を開示している。

【００１４】図７に上記第２従来例のライトバック方式
のキャッシュメモリのダーティビットに関する回路図を
示す。このキャッシュメモリはダイレクトマップ方式の
キャッシュメモリであり、クロックは２相クロックとす
る。

【００１５】図において、９０はビット線をプリチャー
ジするプリチャージ回路、１０５は２相クロックの第２
相クロック（ｐｈ２）、１０６は２相クロックの第１相
クロック（ｐｈ１）であり、１０７は第２相クロック
（ｐｈ２）１０５を反転したクロック（ｘｐｈ２）、１
０４はキャッシュヒット信号、１０２はダーティビット
に対する書き込みデータである。また、９１はキャッシ
ュメモリの第０のキャッシュラインに対応するワード線
ＷＬ０及びビット線Ｂとその反転ビットＸＢに接続され
るデータの更新を示すダーティビットを保持する記憶回
路、１１０，１１１はタグメモリセル、９６は記憶回路
９１の第１のメモりセル、９２は記憶回路９１の第２の
メモリセルである。

【００１６】図７のように構成された第２実施例のキャ
ッシュメモリについてその動作を説明する。クロック
（ｘｐｈ２）１０７がＬＯＷの時にビット線Ｂ、ＸＢが
ＨＩＧＨにプリチャージされる。第２相クロック（ｐｈ
２）１０５がＨＩＧＨの時にキャッシュに与えられた行
アドレスをデコードしておき、第２相クロック（ｐｈ
２）１０５がＬＯＷの時に複数のワード線の中から１本
だけが有効となり、１つのキャッシュラインのダーティ
ビットエントリが選択される。

【００１７】ここでは、ワード線ＷＬ０が選択されたと
する。ダーティビットからの情報を読み出す場合は、第
１のメモリセル９６に保持されたダーティビットの情報
をビット線Ｂ、ＸＢに読み出し外部に取り出す。一方、
ダーティビットに情報を書き込む場合は２種類ある。

【００１８】第１は、キャッシュへのストア動作に対し
てキャッシュミスしたとき、外部メモリから転送された
データをキャッシュラインにリプレースする際にストア
データの更新と同時にダーティビットに情報を書き込む
場合である。この動作は、書き込みデータ１０２をビッ
ト線Ｂ、ＸＢに与えることにより第１のメモリセル９６
に書き込む。

【００１９】第２は、キャッシュへのストア動作に対し
てキャッシュヒットしたときにダーティビットをセット
するものである。第１相クロック（ｐｈｌ）１０６がＨ
ＩＧＨのときに、選択されたワード線ＷＬ０のＨＩＧＨ
の信号をトランジスタ９３を介して送り、第２のメモリ
セル９２でＨＩＧＨを保持する。キャッシュの書き込み
ヒット信号１０４のＨＩＧＨと第２相クロック（ｐｈ
２）１０５のＨＩＧＨをアンドゲート１０１に入力しＨ
ＩＧＨを生成する。第２のメモリセル９２に保持された
ＨＩＧＨとアンドゲート１０１の出力ＨＩＧＨをナンド
ゲート９８に入力しＬＯＷを得る。このナンドゲート１
０１の出力ＬＯＷはナンドゲート９７に入力され、その
出力をＨＩＧＨにセットし、インバータ１０８を介して
この情報を保持することになる。従って、第１のメモリ
セル９６のダーティビットの情報はデータの更新を示す
「１」にセットされる。

【００２０】図８は第２従来例のキャッシュメモリにお
けるストア命令のパイプライン動作の説明図である。キ
ャッシュメモリにデータを書き込むストア命令が２つ連
続してキャッシュヒットする場合について説明する。こ
こではストア命令Ａ及びストア命令Ｂとし書き込みヒッ
トの動作を示す。

【００２１】ＴＡＧ（Ｒ）はタグの読み出し、Ｄ（Ｒ）
はダーティビットの読み出し、ＤＡＴＡ（Ｗ）はストア
データの書き込み、Ｄ（Ｗ）はダーティビットの書き込
みを示す。

【００２２】ステージ（１）では、ストア命令Ａに関す
るタグとダーティビットを読み出す。このタグとキャッ
シュに与えられたアドレスを比較して書き込みヒット信
号を得る。ステージ（２）では、キャッシュのデータ部
にストアデータを書き込む前にビット線をプリチャージ
すると同時にダーティビットの書き込みを行う。ステー
ジ（３）では、書き込みヒット信号から得られた書き込
みイネーブル信号によりストアデータ書き込み及び次の
アクセスであるストア命令Ｂに関するタグとダーティビ
ットの読み出しを行う。

【００２３】ステージ（４）では、キャッシュのデータ
部にストアデータを書き込む前にビット線をプリチャー
ジすると同時にダーティビットの書き込みを行う。それ
に続くストア命令Ｂの動作はストア命令Ａのステージ
（３）、（４）における動作と同様である。

【００２４】

【発明が解決しようとする課題】上述した従来のキャッ
シュメモリにおいては、以下に述べるような問題点を有
している。

【００２５】第１に、第１の従来技術の構成では、連続
するストア命令をパイプライン動作させる場合、１サイ
クルの停止サイクルが入り２クロック周期でしかストア
命令を行うことができないため処理効率が低下するとい
う問題点を有する。その理由は、タグの読み出しとダー
ティビットの書き込みを同時に行うことができないため
である。

【００２６】第２に、第２の従来技術では、高速化すな
わちクロック周波数を高くすることが困難であるという
問題点を有する。その理由は、プリチャージ期間中に第
２のダーティビットメモリセルに保持された値を第１の
ダーティビットメモリセルへ転送するために、プリチャ
ージ期間を短縮することが、すなわち１クロック周期を
短縮することが困難であるためである。

【００２７】第３に、第２の従来技術に示すキャッシュ
メモリの構成においては、ダーティビットのメモリセル
が２個ずつ必要であるため、回路面積が大きくなるとい
う問題点も有している。

【００２８】本発明の第１の目的は、上記従来の問題点
を解消し、連続するストア命令を１クロックサイクルで
パイプライン化することを可能とするキャッシュメモリ
を提供することにある。

【００２９】本発明の第２の目的は、クロック周期の短
縮による高速化を容易に実現することができるキャッシ
ュメモリを提供することにある。

【００３０】本発明の第３の目的は、ダーティビットの
書き込みと、タグの読み出しとが同時に行う際に書き込
みデータを退避させるためのメモリの増設を必要としな
いキャッシュメモリを提供することにある。

【００３１】

【課題を解決するための手段】上記目的を達成する本発
明のキャッシュメモリは、タグデータを格納するメモリ
と、キャッシュデータが更新されているか否かを示すダ
ーティビットを格納するメモリとを個別に設け、前記タ
グデータを格納するメモリ及び前記ダーティビットを格
納するメモリにそれぞれ個別に備えられたアドレスデコ
ーダを有し、前記ダーティビットを格納するメモリへの
ダーティビットの書き込みと、前記タグデータを格納す
るメモリからのタグデータの読み出しとを同時に行なう
制御手段を備えることを特徴とする。また、前記キャッ
シュメモリに、キャッシュヒットするストア命令が連続
する場合、前記制御手段は少なくとも、プリチャージ処
理のみを行なうステージと、前記キャッシュデータの書
き込みと前記ダーティビットを格納するメモリへのダー
ティビットの書き込みとを行なうと同時に、前記タグデ
ータを格納するメモリからのタグデータの読み出しを行
なうステージとを含む１クロックサイクルのパイプライ
ン動作を行なうことを特徴とする。

【００３２】請求項３の本発明のキャッシュメモリは、
キャッシュデータを格納する第１のメモリと、１エント
リにタグデータと前記キャッシュデータが有効か否かを
示すバリッドビットを格納する第２のメモリと、前記第
１のメモリのキャッシュデータが更新されているか否か
を示すダーティビットを格納する第３のメモリと、前記
第２のメモリ及び第３のメモリにそれぞれ個別に備えら
れたアドレスデコーダと、前記第３のメモリへのダーテ
ィビットの書き込みと前記第２メモリのタグの読み出し
を同時に行う制御手段を備えることを特徴とする。

【００３３】請求項４の本発明のキャッシュメモリは、
前記第１のメモリにデータを書き込む第１のストア命令
と第２のストア命令がキャッシュヒットする場合に、前
記制御手段は、第１のストア命令に関する前記タグデー
タを読み出し、読み出したタグデータと書込みアドレス
を比較してキャッシュヒット信号の生成と前記ダーティ
ビットの読み出しを行う第１のステージと、プリチャー
ジ処理のみを行う第２のステージと、データの前記第１
のメモリへの書込みと前記ダーティビットの前記第３の
メモリへの書込みを行うと同時に、前記第２のストア命
令に関するタグデータの前記第２のメモリからの読み出
しを行う第３のステージと、プリチャージ処理のみを行
う第４のステージと、データの前記第１のメモリへの書
込みと前記ダーティビットの前記第３のメモリへの書込
みを行う第５のステージと、プリチャージ処理のみを行
う第６のステージからなる１クロックサイクルのパイプ
ライン動作を行うことを特徴とする。また、請求項５の
本発明のキャッシュメモリは、キャッシュデータ及びキ
ャッシュデータが更新されているか否かを示すダーティ
ビットをエントリ毎に格納する第１のメモリと、１エン
トリにタグデータと前記キャッシュデータが有効か否か
を示すバリッドビットを格納する第２のメモリと、前記
第１のメモリ及び第２のメモリにそれぞれ個別に備えら
れたアドレスデコーダと、前記第１のメモリへのダーテ
ィビットの書き込みと前記第２メモリのタグの読み出し
を同時に行う制御手段を備えることを特徴とする。

【００３４】請求項６の本発明のキャッシュメモリは、
前記第１のメモリにデータを書き込む第１のストア命令
と第２のストア命令がキャッシュヒットする場合に、前
記制御手段は、第１のストア命令に関する前記タグデー
タを読み出し、読み出したタグデータと書込みアドレス
を比較してキャッシュヒット信号の生成と前記ダーティ
ビットの読み出しを行う第１のステージと、プリチャー
ジ処理のみを行う第２のステージと、前記第１のメモリ
へのデータと前記ダーティビットの書込みを行うと同時
に、前記第２のストア命令に関するタグデータの前記第
２のメモリからの読み出しを行う第３のステージと、プ
リチャージ処理のみを行う第４のステージと、前記第１
のメモリへのデータと前記ダーティビットの書込みを行
う第５のステージと、プリチャージ処理のみを行う第６
のステージからなる１クロックサイクルのパイプライン
動作を行うことを特徴とする。

【００３５】

【発明の実施の形態】本発明の実施の形態について図面
を参照して詳細に説明する。図１は、本発明によるキャ
ッシュメモリの実施の形態を示すブロック図である。

【００３６】図１において、本実施の形態によるキャッ
シュメモリは、第１メモリ１１、第２メモリ１２、第３
メモリ１３、アドレスデコーダ１４〜１６、キャッシュ
コントローラ１７を備えて構成される。ここで、１８は
アドレスバス、１９はデータバスである。

【００３７】第１メモリ１１はキャッシュデータ１１ａ
を格納する。第２メモリ１２はバリッドビット１２ａと
タグ１２ｂを格納し、第３メモリ１３はダーティビット
１３ａを格納する。ここで、第１メモリ１１のキャッシ
ュデータ１１ａの更新が行われた場合、ダーティビット
１３ａにアクディブハイ（ＨＩＧＨ）を保持するものと
する。

【００３８】第２メモリ１２と第３メモリ１３はそれぞ
れ個別のアドレスデコーダ１５と１６を有し、タグ１２
ｂの読み出しとダーティビット１３ａへの書き込みを同
時に行うことができるように構成されている。

【００３９】キャッシュコントローラ１７は、ダーティ
ビット信号２２の読み出し及び書き込みを第３のメモリ
１３に対して行い、バリッドビット信号２３、タグ信号
２４の読み出し及び書き込みを第２メモリ１２に対して
行い、キャッシュヒット信号２１を出力する。ここで
は、キャッシュヒットしている時、キャッシュヒット信
号２１をアクティブハイ（ＨＩＧＨ）にするものとす
る。

【００４０】図１に示す本発明の実施の形態によるキャ
ッシュメモリの動作について説明する。キャッシュデー
タを読み出す命令リードＡ０が実行されるとき、第１メ
モリ１１からキャッシュデータ１１ａが、第２メモリ１
２からタグ１２ｂとバリッドビット１２ａが、第３メモ
リ１３からダーティビット１３ａが同時に読み出され
る。

【００４１】キャッシュコントローラ１７は読み出され
たタグ１２ｂとアドレスＡ０とを比較することにより、
キャッンュヒット信号２１をＨＩＧＨにする。

【００４２】キャッシュミスしている場合、ダーティビ
ット１３ａがＨＩＧＨならばキャッシュデータ１１ａの
更新が行われているため、外部メモリにキャッシュデー
タ１１ａを書き戻した後、キャッシュリプレースを開始
する。ダーティビット１３ａがＬＯＷならば、そのまま
キャッシュリプレースを開始する。

【００４３】キャッシュヒットしている場合は、第１メ
モリ１１のキャッシュデータ１１ａを外部へ出力する。

【００４４】キャッシュデータ１１ａを書き込む命令ス
トアＡ０が実行されるとき、第２メモリ１２からタグ１
２ｂとバリッドビット１２ａが読み出される。キャッシ
ュコントローラ１７は読み出されたタグ１２ｂとアドレ
スＡ０とを比較することによりキャッンュヒット信号２
１を生成する。

【００４５】キャッシュミスしている場合、第３メモリ
１３からダーティビット１３ａを読み出し、ダーティビ
ット１３ａがＨＩＧＨならばキャッシュデータ１１ａの
更新が行われているため外部メモリにキャッシュデータ
１１ａを書き戻した後、キャッシュリプレースを開始す
る。ダーティビット１３ａがＬＯＷならばそのままキャ
ッシュリプレースを行い、リプレースされた第１メモリ
１１のエントリにストアデータを書き込み、同時に第３
メモリ１３のダーティビット１３ａにＨＩＧＨを書き込
む。

【００４６】キャッシュヒットしている場合は、リプレ
ースされた第１メモリ１１のエントリにストアデータを
書き込み、同時に第３メモリ１３のダーティビット１３
ａにＨＩＧＨを書き込む。

【００４７】次に、キャッシュメモリにデータを書き込
むストア命令が２つ連続してキャッシュヒットする場合
の動作について説明する。ここで、連続する２つのスト
ア命令をストア命令Ａとストア命令Ｂとする。

【００４８】図３は本発明のキャッシュメモリにおける
ストア命令のパイプライン動作の説明図である。図３に
おいて、ＴＡＧ（Ｒ）はタグ１２ｂの読み出し、Ｄ
（Ｒ）はダーティビット１３ａの読み出し、Ｄａｔａ
（Ｗ）はキャッシュデータ１１ａへの書き込み、Ｄ
（Ｗ）はダーティビット１３ａへのＨＩＧＨの書き込み
をそれぞれ示す。

【００４９】ステージ（１）では、第２メモリ１２から
ストア命令Ａに関するタグ１２ｂを読み出し、読み出し
たタグ１２ｂとアドレスを比較しキャッシュヒット信号
２１の生成を行う。

【００５０】ステージ（２）では、ビット線のプリチャ
ージを行う。ステージ（３）では、ストアデータをキャ
ッシュデータ１１ａへ書き込み、ダーティビット１３ａ
にはＨＩＧＨを書き込む。また、ダーティビット１３ａ
の書込みと同時にストア命令Ｂに関するタグ１２ｂを読
み出す。

【００５１】ステージ（４）では、ビット線のプリチャ
ージを行う。ステージ（５）以降におけるストア命令Ｂ
の動作はストア命令Ａのステージ（３）及び（４）と同
様である。

【００５２】上記のように、ダーティビット１３ａとタ
グ１２ｂとをそれぞれ異なる第２メモリ１２と第３メモ
リ１３に保持し、かつ個別のアドレスデコーダ１５，１
６を備えてダーティビット１３ａの書き込みとタグ１２
ｂの読み出しとを同時に行うことができる構成としたの
で、連続するストア命令を１クロックサイクルでパイプ
ライン化することが可能となる。

【００５３】また、上記のように、プリチャージ期間に
は、他の動作を行わないため、プリチャージ期間の短縮
が容易となることから動作周波数の向上が容易となる。

【００５４】本発明のキャッシュメモリの第１実施例に
ついて図２を参照して説明する。図２において、本実施
例によるキャッシュメモリは、第１メモリ３１、第２メ
モリ３２、第３メモリ３３、アドレスデコーダ３４〜３
６、キャッシュコントローラ３７、読出し／書込みコン
トローラ４５を備えて構成される。ここで、３８はアド
レスバス、３９はデータバスである。

【００５５】第１メモリ３１は１ラインに４ワードのキ
ャッシュデータ３１ａを格納している。キャッシュデー
タ３１ａを読み出す場合、読出し／書込みコントローラ
４５は、第１メモリ３１からキャッシュデータ３１ａを
含むラインを１２８ビットバス４６を介して読み出し、
アドレスバス３８のうちの２ビットによって、読み出さ
れたラインの４ワードの中からキャッシュデータ３１ａ
を選び出してデータバス３９に送り出す。

【００５６】キャッシュデータ３１ａを書き込む場合、
読出し／書込みコントローラ４５は、データバス３９の
データを第１メモリ３１のワードに書き込む。第２メモ
リ３２はバリッドビット３２ａと２０ビットのタグ３２
ｂを格納している。第３メモリ３３はダーティビット３
３ａを格納している。

【００５７】ここでは、キャッシュデータの更新が行わ
れた場合、ダーティビット３３ａにＨＩＧＨを保持する
ものとする。

【００５８】第２メモリ３２と第３メモリ３３はそれぞ
れ個別のアドレスデコーダ３５、３６を有し、タグ３２
ｂの読み出しとダーティビット３３ａへの書き込みを同
時に行うことができるように構成されている。

【００５９】キャッシュコントローラ３７は、ダーティ
ビット信号４２の読み出し及び書き込みを第３メモリ３
３に対して行い、バリッドビット信号４３、２０ビット
のタグ信号４４の読み出し及び書き込みを第２メモリ３
２に対して行い、キャッシュヒット信号４１を出力す
る。キャッシュヒットしている時、キャッシュコントロ
ーラ３７は、キャッシュヒット信号４１をＨＩＧＨにす
る。

【００６０】図２に示す第１実施例の動作について説明
する。キャッシュデータ３１ａの読み出しを行う命令リ
ードＡ０が実行されるとき、第１メモリ３１からキャッ
シュデータ３１ａが、第２メモリ３２からタグ３２ｂと
バリッドビット３２ａが、第３メモリ３３からダーティ
ビット３３ａが同時に読み出される。

【００６１】キャッシュコントローラ３７８は、読み出
されたタグ３２ｂとアドレスＡ０とを比較しキャッンュ
ヒット信号４１を生成する。キャッシュミスしている場
合、ダーティビット３３ａがＨＩＧＨならばキャッシュ
データの更新が行われているため外部メモリにキャッシ
ュデータ３１ａを含むエントリを書き戻した後、キャッ
シュリプレースを開始する。ダーティビット３３ａがＬ
ＯＷならば、そのままキャッシュリプレースを開始す
る。キャッシュヒットしている場合は、キャッシュデー
タ３１ａを外部へ出力する。

【００６２】次に、キャッシュメモリにデータを書き込
むストア命令（ストア命令Ａとストア命令Ｂ）が２つ連
続しキャッシュヒットする場合について説明する。この
場合のキャッシュメモリにおけるストア命令のパイプラ
イン動作は上述した図３と同様に行われる。すなわち、
ステージ（１）では、第２メモリ３２からストア命令Ａ
に関するタグ３２ｂを読み出し、読み出したタグ３２ｂ
とアドレスを比較しキャッシュヒット信号４１の生成を
行う。ステージ（２）では、ビット線のプリチャージを
行う。ステージ（３）では、ストアデータを第１メモリ
３１のキャッシュデータ３１ａへ書き込み、第３メモリ
３３のダーティビット３３ａにＨＩＧＨを書き込む。ま
た、第２メモリ３２からストア命令Ｂに関するタグ３２
ｂを読み出す。ステージ（４）では、ビット線のプリチ
ャージを行う。ステージ（５）以降ではストア命令Ａの
ステージ（３）、（４）と同様にストア命令Ｂによる動
作が行われる。

【００６３】本発明の第２実施例によるキャッシュメモ
リの構成について図４を参照して説明する。本実施例に
おいて、第１実施例と共通する構成要素には同じ参照符
号を付し、その説明を省略する。

【００６４】この第２実施例においては、第１メモリ５
１のエントリ毎にダーティビット５３ａとキャッシュデ
ータ５１ａを格納する構成としている。これによって、
キャッシュデータ用のアドレスデコーダとダーティビッ
ト用のアドレスデコーダを１つのアドレスデコーダ５４
によって共用することができる。

【００６５】第１メモリ５１と第２メモリ３２はそれぞ
れ個別にアドレスデコーダ５４，１５を有する。これに
より、タグ３２ｂの読み出しとダーティビット５３ａへ
の書き込みを同時に行うことができる。

【００６６】この第２実施例のキャッシュデータ５１ａ
を読み出す場合と書き込む場合の動作及びキャッシュメ
モリにデータを書き込むストア命令が２つ連続してキャ
ッシュヒットする場合の動作については、第１実施例と
同じである。

【００６７】以上好ましい実施例をあげて本発明を説明
したが、本発明は必ずしも上記実施例の内容に限定され
るものではない。

【００６８】

【発明の効果】以上説明したように本発明のキャッシュ
メモリによれば、以下に示すような効果が得られる。

【００６９】第１に、ダーティビットとタグとを異なる
メモリに保持し、かつ個別のアドレスデコーダを備え、
ダーティビットの書き込みとタグの読み出しとを同時に
行うことができる構成としたので、連続するストア命令
を１クロックサイクルでパイプライン化することが可能
となり、これにより処理効率の向上が実現される。すな
わち、連続するストア命令をパイプライン動作させる場
合に停止サイクルを入れずに、１クロック周期でストア
動作を行うことができ、キャッシュメモリの性能を向上
させることができる。

【００７０】第２に、ビット線のプリチャージ期間にお
いてプリチャージ以外の処理を行わないことにより、プ
リチャージ回路のサイジングによってプリチャージ時間
を短くすることが容易になり、高速化すなわちクロック
周期の短縮を容易に行うことができる。

【００７１】第３に、ダーティビットとタグとを異なる
メモリに保持し、個別のアドレスデコーダを有すること
によって、ダーティビットの書き込みとタグの読み出し
とを同時に行う際に書き込みデータを退避させるために
使用するメモリを増設する必要がない。

【図面の簡単な説明】

【図１】 本発明の実施の形態におけるキャッシュメモ
リの構成を示すブロック図である。

【図２】 本発明の第１実施例におけるキャッシュメモ
リの構成を示すブロック図である。

【図３】 本発明のキャッシュメモリにデータを書き込
むストア命令が２つ連続してキャッシュヒットする場合
のパイプライン動作を説明するタイミングチャートであ
る。

【図４】 本発明の第２実施例におけるキャッシュメモ
リの構成を示すブロック図である。

【図５】 第１の従来例によるキャッシュメモリの構成
を示すブロック図である。

【図６】 第１の従来例のキャッシュメモリにおけるパ
イプライン動作を説明するタイミングチャートである。

【図７】 第２の従来例によるキャッシュメモリの構成
を示すブロック図である。

【図８】 第２の従来例のキャッシュメモリにおけるパ
イプライン動作を説明するタイミングチャートである。

【符号の説明】

１１，３１，５１ 第１メモリ １１ａ，３１ａ，５１ａ キャッシュデータ １２，３２ 第２メモリ １２ａ，３２ａ バリッドビット １２ｂ，３２ｂ タグ １３，３３ 第３メモリ １３ａ，３３ａ，５３ａ ダーティビット １４，１５，１６ アドレスデコーダ １７，３７ キャッシュコントローラ ３４，３５，３６ アドレスデコーダ ４５ 読出し／書込みコントローラ ５４，５５ アドレスデコーダ

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−260950（ＪＰ，Ａ) 特開 平１−251145（ＪＰ，Ａ) 特開 平５−314007（ＪＰ，Ａ) 特開 平８−55061（ＪＰ，Ａ) 特開 平６−266547（ＪＰ，Ａ) 特開 平３−75850（ＪＰ，Ａ) 特開 平４−253243（ＪＰ，Ａ) 特開 平１−156847（ＪＰ，Ａ) 特開 平１−156848（ＪＰ，Ａ) 特開 平１−156849（ＪＰ，Ａ) 特開 平１−302445（ＪＰ，Ａ) 特開 平４−310151（ＪＰ，Ａ) 特開 平５−189313（ＪＰ，Ａ) 特開 平３−50651（ＪＰ，Ａ) 特開 平３−228150（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 12/08

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 キャッシュメモリにおいて、 タグデータを格納するメモリと、キャッシュデータが更
   新されているか否かを示すダーティビットを格納するメ
   モリとを個別に設け、 前記タグデータを格納するメモリ及び前記ダーティビッ
   トを格納するメモリにそれぞれ個別に備えられたアドレ
   スデコーダを有し、 前記ダーティビットを格納するメモリへのダーティビッ
   トの書き込みと、前記タグデータを格納するメモリから
   のタグデータの読み出しとを同時に行なう制御手段を備
   えることを特徴とするキャッシュメモリ。
2. 【請求項２】 前記キャッシュメモリに、キャッシュヒ
   ットするストア命令が連続する場合、 前記制御手段は少なくとも、 プリチャージ処理のみを行なうステージと、 前記キャッシュデータの書き込みと前記ダーティビット
   を格納するメモリへのダーティビットの書き込みとを行
   なうと同時に、前記タグデータを格納するメモリからの
   タグデータの読み出しを行なうステージと を含む１クロ
   ックサイクルのパイプライン動作を行なうことを特徴と
   する請求項１に記載のキャッシュメモリ。
3. 【請求項３】 キャッシュデータを格納する第１のメモ
   リと、 １エントリにタグデータと前記キャッシュデータが有効
   か否かを示すバリッドビットを格納する第２のメモリ
   と、 前記第１のメモリのキャッシュデータが更新されている
   か否かを示すダーティビットを格納する第３のメモリ
   と、 前記第２のメモリ及び第３のメモリにそれぞれ個別に備
   えられたアドレスデコーダと、 前記第３のメモリへのダーティビットの書き込みと前記
   第２メモリのタグの読み出しを同時に行う制御手段を備
   えることを特徴とするキャッシュメモリ。
4. 【請求項４】 前記第１のメモリにデータを書き込む第
   １のストア命令と第２のストア命令がキャッシュヒット
   する場合に、 前記制御手段は、 第１のストア命令に関する前記タグデータを読み出し、
   読み出したタグデータと書込みアドレスを比較してキャ
   ッシュヒット信号の生成と前記ダーティビットの読み出
   しを行う第１のステージと、 プリチャージ処理のみを行う第２のステージと、 データの前記第１のメモリへの書込みと前記ダーティビ
   ットの前記第３のメモリへの書込みを行うと同時に、前
   記第２のストア命令に関するタグデータの前記第２のメ
   モリからの読み出しを行う第３のステージと、 プリチャージ処理のみを行う第４のステージと、 データの前記第１のメモリへの書込みと前記ダーティビ
   ットの前記第３のメモリへの書込みを行う第５のステー
   ジと、 プリチャージ処理のみを行う第６のステージからなる１
   クロックサイクルのパイプライン動作を行うことを特徴
   とする請求項３に記載のキャッシュメモリ。
5. 【請求項５】 キャッシュデータ及びキャッシュデータ
   が更新されているか否かを示すダーティビットをエント
   リ毎に格納する第１のメモリと、 １エントリにタグデータと前記キャッシュデータが有効
   か否かを示すバリッドビットを格納する第２のメモリ
   と、 前記第１のメモリ及び第２のメモリにそれぞれ個別に備
   えられたアドレスデコーダと、 前記第１のメモリへのダーティビットの書き込みと前記
   第２メモリのタグの読み出しを同時に行う制御手段を備
   えることを特徴とするキャッシュメモリ。
6. 【請求項６】 前記第１のメモリにデータを書き込む第
   １のストア命令と第２のストア命令がキャッシュヒット
   する場合に、 前記制御手段は、 第１のストア命令に関する前記タグデータを読み出し、
   読み出したタグデータと書込みアドレスを比較してキャ
   ッシュヒット信号の生成と前記ダーティビットの読み出
   しを行う第１のステージと、 プリチャージ処理のみを行う第２のステージと、 前記第１のメモリへのデータと前記ダーティビットの書
   込みを行うと同時に、 前記第２のストア命令に関するタ
   グデータの前記第２のメモリからの読み出しを行う第３
   のステージと、 プリチャージ処理のみを行う第４のステージと、 前記第１のメモリへのデータと前記ダーティビットの書
   込みを行う第５のステージと、 プリチャージ処理のみを行う第６のステージからなる１
   クロックサイクルのパイプライン動作を行うことを特徴
   とする請求項５に記載のキャッシュメモリ。