Устройство для поиска перемежающихся отказов в микропроцессорных системах, содержащее дешифратор, мультиплексор магистралей, двоичный счетчик, блок буферной памяти эталона, мультиплексор адреса, регистр запуска, мультиплексор данных, шесть триггеров формирователь короткого импульса, селектор, регистр управления две схемы сравнения, вычитающий счетчик импульсов, два формирователя сигнала чтения, два формирователя сигнала записи, блок буферной памяти текущего цикла, регистр адреса, семь элементов И, три элемента ИЛИ, причем адресный вход устройства для подключения к шине адреса отлаживающей ЭВМ соединен с первым информационным входом дешифратора, второй информационный вход которого соединен с входом управления устройства для подключения к шине управления отлаживающей ЭВМ, информационный вход-выход устройства для подключения к шине данных отлаживающей ЭВМ соединен с информационным выходом мультиплексора магистралей, с информационными входами регистра управления, регистра запуска, регистра адреса и вычитающего счетчика импульсов, первый выход дешифратора соединен с первым управляющим входом мультиплексора магистралей и с входом первого формирователя сигнала чтения, второй выход дешифратора соединен с вторым управляющим входом мультиплексора магистралей, третий выход дешифратора соединен через формирователь короткого импульса с единичным входом первого триггера, вход начальной установки устройства соединен с нулевыми входами первого, третьего, пятого и шестого триггеров, с обнуляющим входом двоичного счетчика и с вторым входом второго элемента ИЛИ, выход которого соединен с нулевыми входами второго и четвертого триггеров, информационный вход первого триггера соединен с шиной нулевого потенциала устройства, выход первого триггера является первым выходом синхронизации устройства для подключения к входу ожидания отлаживаемой микропроцессорной системы, четвертый, пятый, шестой и седьмой выходы дешифратора соединены соответственно с входами разрешения регистра управления, регистра запуска, вычитающего счетчика импульсов и регистра адреса, первый информационный выход мультиплексора данных соединен с информационным входом блока буферной памяти эталона, информационный выход блока буферной памяти эталона соединен с первым информационным входом мультиплексора магистралей, выход регистра управления соединен с входом управления селектора, выход регистра запуска соединен с первым входом первой схемы сравнения, выход первого формирователя сигнала записи соединен с входом записи блока буферной памяти эталона, информационный выход мультиплексора адреса соединен с адресным входом блока буферной памяти эталона, первый информационный вход устройства для подключения к контрольным точкам отлаживаемой микропроцессорной системы соединен с информационным входом мультиплексора данных, второй информационный вход устройства для подключения к тактирующим сигналам отлаживаемой микропроцессорной системы соединен с информационным входом селектора, третий информационный вход устройства для подключения к сигналам запуска отлаживаемой микропроцессорной системы соединен с вторым входом первой схемы сравнения, информационный выход блока буферной памяти эталона соединен с первым входом второй схемы сравнения, второй информационный выход мультиплексора данных соединен с информационным входом блока буферной памяти текущего цикла и с вторым входом второй схемы сравнения, инверсный выход которой соединен с первым входом первого элемента И, информационный выход мультиплексора адреса соединен с адресным входом блока буферной памяти текущего цикла, информационный выход которого соединен с вторым информационным входом мультиплексора магистралей, информационный выход двоичного счетчика соединен с первым информационным входом мультиплексора адреса, второй информационный вход которого соединен с выходом регистра адреса, выход первой схемы сравнения соединен с первыми входами второго и третьего элементов И, выход второго элемента И соединен с счетным входом вычитающего счетчика импульсов, выход обнуления которого соединен с единичным входом второго триггера, выход второго триггера соединен с первым управляющим входом мультиплексора данных, с первым входом четвертого элемента И, с первым входом первого элемента ИЛИ и с тактовым входом третьего триггера, информационный вход которого соединен с шиной единичного потенциала устройства, прямой выход третьего триггера соединен с вторым входом третьего элемента И, выход которого соединен с единичным входом четвертого триггера, инверсный выход третьего триггера соединен с вторым входом второго элемента И, выход селектора соединен с первым входом пятого элемента И, выход четвертого триггера соединен с вторым управляющим входом мультиплексора данных, вторым входом первого элемента И, с первым входом шестого элемента И и с вторым входом первого элемента ИЛИ; выход которого соединен с вторым входом пятого элемента И, выход пятого элемента И соединен со счетным входом двоичного счетчика, с третьим входом первого элемента И, с вторым входом четвертого элемента И и с вторым входом шестого элемента И, выход первого элемента И соединен с единичным входом пятого триггера, выход которого соединен с первым входом седьмого элемента И, выход переполнения двоичного счетчика соединен с первым входом второго элемента ИЛИ и с вторым входом седьмого элемента И, выход которого соединен с единичным входом шестого триггера, прямой выход шестого триггера соединен с первым управляющим входом мультиплексора адреса, с тактовым входом первого триггера и с вторым выходом синхронизации устройства для подключения к входу маскируемого прерывания отлаживающей ЭВМ, инверсный выход шестого триггера соединен с вторым управляющим входом мультиплексора адреса, выход шестого элемента И соединен с входом второго формирователя сигнала записи; выход которого соединен с первым входом третьего элемента ИЛИ и с входом записи блока буферной памяти текущего цикла, второй выход дешифратора соединен с входом второго формирователя сигнала чтения, выход которого соединен с входом чтения блока буферной памяти текущего цикла, выход первого формирователя сигнала чтения соединен с вторым входом третьего элемента ИЛИ, выход которого соединен с входом чтения блока буферной памяти эталона, выход четвертого элемента И соединен с входом первого формирователя сигнала записи, отличающееся тем, что в устройство введены регистр возврата, третья схема сравнения, седьмой триггер, восьмой элемент И, четвертый элемент ИЛИ, причем восьмой выход дешифратора соединен с входом разрешения регистра возврата, информационный вход которого соединен с информационым входом - выходом устройства для подключения к шине данных отлаживающей ЭВМ, выход регистра возврата соединен с первым входом третьей схемы сравнения, второй вход которой соединен с четвертым информационным входом устройства для подключения к шине данных отлаживаемой микропроцессорной системы, первый вход восьмого элемента И является первым входом синхронизации устройства для подключения к выходу выборки кода команды отлаживаемой микропроцессорной системы, прямой выход третьей схемы сравнения соединен с вторым входом восьмого элемента И, прямой выход которого соединен с первым входом четвертого элемента ИЛИ, второй вход которого соединен с входом начальной установки устройства, прямой выход четвертого элемента ИЛИ соединен с единичным входом седьмого триггера, нулевой вход седьмого триггера является вторым входом синхронизации для подключения к выходу подтверждения прерывания отлаживаемой микропроцессорной системы, прямой выход седьмого триггера соединен с третьим входом пятого элемента И.