SU1587511A1 - Логический анализатор - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано дл  контрол  цифровых объектов. Цель изобретени  - повышение точности анализатора. Изобретение позвол ет формировать и накапливать дл  последующего анализа информацию о состо нии сигнала с выхода объекта контрол . При этом запись сформированной информации осуществл етс  в моменты изменени  указанного сигнала, что повышает точность его отслеживани . 3 ил.

Description

Изобретение относитс  к вычислительной технике и может быть использовано дл  контрол  цифровых объектов.

Цель изобретени  - повьш1ение точности анализатора.

На фиг. 1 приведена функциональна  схема устройства; на фиг. 2 и 3 - временные диаграммы его работы в режимах записи и считьшани .

Анализатор содержит счетчик 1 импульсов , регистр 2, блок 3 пам ти, счетчик 4 адреса, генератор 5 импульсов , коммутатор 6, формирователь 7 им- пульса, элементы И-НЕ 8 и 9, триггеры 10 и 11, элементы 1 и 13 задержки, элементы И 14 и 15, элемент НЕ 16, информационный вход 17, вход 18 запуска , группу информационных входов-выхо - дов 19, вход 20 задани  режима и вход 21 сигнала записи-чтени .

Анализатор работает следзпощш образом .

Согласно временной диаграмме (фиг. 2) анализатор переходит в режим

записи информации при поступлении на вход 19 анализатора сигнала логической единицы.

Передний фронт этого сигнала устанавливает триггер 10 в состо ние 1, разреша  работу счетчика 1. Измен юща с  синхронно с работой генератора 5 информаци  с выходов счетчика 1 поступает на входы регистра 2. В момент , когда происходит изменение сигнала на входе 18, формирователь 7, от- слелСива  это изменение, формирует на своем выходе импульсный сигнал С2 логического нул , который проходит через открытые элементы И-НЕ 8 и 9, передним фронтом записыва  в регистр 2 информацию счетчика 1 и с входа 18 анализатора. Этот сигнал также поступает на тактовый вход триггера 11, устанавлива  его в О. Триггер 11 i формирует сигнал разрешени  -логический ноль длительностью, определ емой элементом 13 задержки. Сформированный триггером сигнал (фиг. 2) поступает

(Л

с

ел

00

| сд

315875

на вход разрешени  (выборки) блока 3 пам ти через элемент И 15, осуществл   запись по адресу, установленному на счетчике 4, информации, поступающей с выходов регистра 2, По заднему фронту сигнала происходит изменение содержимого счетчика 4 на единицу. Таким образом, блок 3 пам ти фиксирует кроме значени  сигнала, поступанщего от Q объекта контрол  на вход 18 анализатора , моменты времени изменени  этого сигнала. При этом, поскольку обновление информации в регистре 2 происходит в моменты изменени  сигнала на 15 входе 18, повьшаетс  точность его отслеживани . При отсутствии изменени  входного сигнала в течение времени, определ емого разр дностью счетчика 1, запись в регистр 2 осуществл етс  по 20 сигналу переполнени  счетчика 1.

После заполнени  блока 3 или в мо- мент времени, определ емый поступлением на вход 19 сигнала логического нул , анализатор переходит в состо - 25 ние, при котором происходит чтение накопленной информации с целью ее анализа . По сигналу переполнени  счетчика 4 триггер 10 устанавливаетс  в О.

НЕ, причем группа разр дных выходов счетчика импульсов соединена с группой информационных входов регистра, информационньй вход которого  вл етс  информационным входом логическог анализатора и соединен с входом формировател  импульса, выход которого соединен с первым йходом первого эле мента И-НЕ, второй вход которого под ключен к выходу переполнени  счетчик импульсов, выход первого элемента Исоединен с первым входом второго эле мента И-НЕ, выход которого соединен тактовыми входами регистра и первого триггера, информационньй вход которо го подключен к шине нулевого потенци ала, инверсный выход первого триггера через первый эдемент задержки под ключен к его входу установки в 1, пр мой выход первого триггера соеди- нен с первым входом первого элемента И и с тактовым входом счетчика адрес выход переполнени  которого соединен с первьш входом второго элемента И, второй вход которого  вл етс  входом запуска устройства, выход второго элемента И соединен с инверсным входом установки в О второго триггера

Сигнал логической единицы с его ин- зО информационньй вход которого подклюверсного выхода, поступа  на вход режима блока 3, переводит его в режим чтени , позвол   осуществить алгоритм, приведенный на фиг. 3, когда по задаваемым через входы-выходы 19 адресам производитс  считьшание с блока 3 пам ти накопленной информации.

Claims (1)

1. Формула изобретени 

   чен к шине единичного потенциала, так товый вход через второй элемент задержки подключен к входу запуска логического анализатора, пр мой выход 2J второго триггера соединен с вторым входом второго элемента И-НЕ и с инверсным входом сброса счетчика импуль сов, инверсный выход второго триггера соединен с входом режима блока па- до м ти, информационньй вход которого

   Логический анализатор, содержащий генератор импульсов, блок пам ти, счетчик импульсов, счетчик адреса, регистр, первый триггер, два, элемента И, выход генератора импульсов соединен со счетным входом счетчика импульсов , группа выходов регистра соединена с группой информационных входов блока пам ти, группа адресных входов которого подключена к группе раз- р дных выходов счетчика адреса, отличающийс  тем, что, с целью повьшени  точности, в него введены коммутатор, второй триггер, формит рователь импульса, два элемента задержки , два элемента И-НЕ и элемент

   НЕ, причем группа разр дных выходов счетчика импульсов соединена с группой информационных входов регистра, информационньй вход которого  вл етс  информационным входом логического анализатора и соединен с входом формировател  импульса, выход которого соединен с первым йходом первого элемента И-НЕ, второй вход которого подключен к выходу переполнени  счетчика импульсов, выход первого элемента ИН соединен с первым входом второго элемента И-НЕ, выход которого соединен с тактовыми входами регистра и первого триггера, информационньй вход которого подключен к шине нулевого потенциала , инверсный выход первого триггера через первый эдемент задержки подключен к его входу установки в 1, пр мой выход первого триггера соеди- нен с первым входом первого элемента И и с тактовым входом счетчика адреса выход переполнени  которого соединен с первьш входом второго элемента И, второй вход которого  вл етс  входом запуска устройства, выход второго элемента И соединен с инверсным входом установки в О второго триггера.

   информационньй вход которого подклю

   чен к шине единичного потенциала, тактовый вход через второй элемент задержки подключен к входу запуска логического анализатора, пр мой выход второго триггера соединен с вторым входом второго элемента И-НЕ и с инверсным входом сброса счетчика импуль- сов, инверсный выход второго триггера соединен с входом режима блока па- м ти, информационньй вход которого

   eg

   подключен к выходу регистра, вход сигнала записи-чтени  логического анализатора соединен с входом записи счетчика адреса и через элемент-НЕ - с 45 вторым входом первого элемента И, выход которого соединен с входом разрешени  блока пам ти, группа выходов которого соединена с группой информационных входов коммутатора, группа выходов которого соединена с группой .ийформационных входов счетчика адреса , группа информационных входов-выхоeg

   55

   дов коммутатора и управл ющий вход коммутатора  вл ютс  группой входов- выходов и входом задани  режима логического анализатора..

   19

   20

   LTuifi ruinjmju

   /8.

   СЛ1.1

   niJTJ JTriJnjTjrLr

   фуг.Л