SU1619410A1 - Преобразователь кодов - Google Patents

Abstract

Изобретение относитс  к импульсной технике и может быть использова- но в устройствах автоматики и вычислительной техники. Цель изобретени  - упрощение и повышение надежности преобразовател  Преобразователь содержит генератор 1 импульсов, счет чики 2, 5 и 6, регистр 3 сдвига, блок 4 пам ти, элементы 7 и 9 задержки , компаратор 8, регистр 10 пам ти, инвертор 11, элементы И 12 и 13, шину 15 логической единицы, входы 14, информационные и управл ющий выходы 16 и 17. 1 табл.. 2 ил.

Description

S

(Л

О5

со

Јь

Изобретение относитс  к импульс- ной технике и может быть использова- но в устройствах автоматики и вычис лительной техники.

Цель изобретени  - упрощение пре- образовател  за счет сокращени  ап- паратных затрат и повьппение его надежности .

На фиг.1 представлена функциональ- на  схема преобразовател  кодов; на фиг.2 - временна  диаграмма его работы .

Преобразователь содержит генератор 1 импульсов, первый счетчик 2, регистр 3 сдвига, блок 4 пам ти (посто нное запоминающее устройство - ПЗУ), второй и третий счетчик 5 и 6, второй элемент 7 задержки, компаратор 8, первый элемент 9 задержки, регистр 10 пам ти, инвертор 11, первый и второй элементы И 12 и 13, входы 14, шину 15 логической единицы информационные и управл ющий выходы 16 и 17.

Преобразователь кодов работает следующим образом

Перед началом работы счетчики 2, 5 и 6 и регистр 3 устанавливаютс  в нулевое состо ние (входы установки в нулевое состо ние не показаны).При отсутствии на входах 14 преобразуемого кода на первом и втором выходах компаратора 8 устанавливаютс  сигналы уровн  логического нул , а на третьем выходе - сигнал логической единицы, который через элемент 7 задержки поступает на вход синхронизации регистра 10, при этом в регистр 10 записаны нулевые сигналы с выходов счетчика 5, которые устанавливаютс  и на выходах 16.

Код, подлежащий преобразованию, поступает с входов 14 на вторые входы компаратора 8 (фиг.2а). При этом, если преобразуемый код не нулевой, на втором выходе компаратора 8 устанавливаетс  сигнал уровн  логической единицы (фиг.2а), а на остальных выходах компаратора 8 - сигналы уровн  логического нул . Сигнал уровн  логической единицы с второго выхода компаратора 8 открывает элемент И 12, через который импульсы от генератора 1 поступают на входы синхронизации верхнего предела эквивалента преобразуемого кода в новом коде, со держащемс  в блоке 4 пам ти. Частично содержимое блока 4 пам ти приведено в таблице.

Адрес

Содержимое

0 . о

5

0

5

0...0 0 Эквивалент кода Oi..O О 0...0 1 Эквивалент кода:О...О 1 Oi..l 0 Эквивалент кода Oi..l 1

Регистр 3 работает в режиме сдвига , на вход младшего разр да подаетс  посто нный сигнал уровн  логической единицы с шины 15. Импульсы наращивани  на выходах сигналов уровн  логической единицы, начина  с младшего разр да. Таким образом определ етс  верхний предел значени  кода в формате преобразуемого кода, который через счетчик 6 поступает на первые входы компаратора.8. В ответ на втором выходе компаратора 8 устанавливаетс  сигнал уровн  логического нул  (фиг.26), который закрывает элемент И 12, а сигнал уровн  логической единицы устанавливаетс  или на третьем, или на первом выходе компаратора.8.

Если сигнал уровн  логической единицы установилс  на третьем выходе компаратора 8, значит результат сдвига на выходах регистра 3, который через счетчик 6 поступает на первые входы компаратора 8, совпал со значением преобразуемого кода. По положительному перепаду на третьем выходе компаратора 5, который через элемент 7 задержки поступает на вход синхронизации регистра 10, эквивалент преобразуемого кода в новом коде , который с выходом блока 4 пам ти через счетчик 5 поступает на соответствующие входы регистра 10, записываетс  на выходы регистра 10 и поступает на выходы. Элемент 7 задержки необходим дл  гарантировани  записи в регистр 10 достоверного эквивалента преобразуемого кода в новом коде, так как тракт прохождени  наиболее близкого к преобразуемому кода проходит через элементы с различным временем срабатывани .

Сигнал уровн  логической единицы с третьего выхода компаратора 8 поступает на вход начальной установки счетчика 2, а через инвертор 11 - на вход начальной установки регистра 3 и устанавливает их в нулевые состо ни . Положительный перепад на вы516

ходе 2 устройства свидетельствует о том, что на выходах 16 установлено преобразованное значение преобразуе- мого кода.

Сигнал уровн  логической единицы установилс  на первом выходе компа- ратора 1 и поступает на входы вычи- тани  счетчиков 5 и:6 Сигнал уровн  логической единицы с первого выхо- да компаратора 8 через элемент 9 за держки поступает также на входы синхронизации счетчиков 5 и 6, перевод  их с режима параллельной записи в режим счета Счетчик 5 осуществл ет вычитание от значени  эквивалента преобразуемого кода в новом коде, соответствующем максимальному значению преобразуемого кода в уста- новленном ферменте Счетчик 6 сравниваетс  со значением преобразуемого кода на вторых входах компаратора 8, на третьем выходе компаратора 8 () устанавливаетс  сигнал с уровнем логической единицы, по которому регистр 3 и счетчик 2 устанавливаютс  в нулевое состо ние, а на первом, выходе компаратора 8 устанавливаетс  сигнал с уровнем логического нул  (). По положительному перепаду на третьем выходе компаратора 8, который через элемент 7 за-

держки поступает на вход синхронизации регистра 10, результат вычитани  с выходов счетчика 5 записываетс  на выходы регистра 10 и поступает на выходы 16 (). На выходе 17 по вл етс  положительный перепад , свидетельствующий о наличии новой информации на выходах 16 Элемент 9 задержки необходим дл  того, чтобы счетчик 5 не переводилс  в режим параллельной записи до записи в регистр 10 преобразованного кода Дл  этого врем  задержки элементов 9

задержки равн етс  Л- о л

ЭЛ.9

2Ј

Ц.7

1U

15

20

25

30

35

40

45

106

Claims (1)

1. Формула изобретени  Преобразователь кодов, содержащий генератор импульсов, выход которого соединен с первым входом первого элемента И, выход которого соединен с входами синхронизации регистра сдвига ч первого счетчика, выходы которого соединены с входами блока пам ти, выходы блока пам ти соединены с соответствующими информационными входами второго счетчика, выходы которого соединены с соответствующими информационными входами регистра пам ти, выходы которого  вл ютс  информационными выходами преобразовател , третий счетчик, выходы которого соединены с первыми входами компаратора, вторые входы которого  вл ютс  входами преобразовател , первый выход компаратора соединен с первым входом второго элемента И, выход которого соединен с вычитающими входами второго и третьего счетчиков, отличающийс  тем, что, с целью упрощени  и повышени  надежности преобразовател , в него введены инвертор , шина логической единицы и элементы задержки, вход первого элемента задержки подключен к первому выходу компаратора, выход соединен с синхронизирующими входами второго и третьего счетчиков, второй выход компаратора соединен с вторым входом первого элемента И, третий выход компаратора соединен непосредственно с входом начальной установки первого счетчика, через второй элемент задержки - с синхронизирующим входом регистра пам ти через инвертор - с входом начальной установки регистра сдвига и  вл етс  управл ющим выходом преобразовател , информационный вход регистра сдвига подключен к шине логической единицы, выходы соединены с информационными входами третьего счетчика, второй вход второго элемента И подключен к выходу генератора импульсов

   Выход генератора

   Пербый Выход компаратора

   Второй Выход компаратора

   Третий Выход компаратора

   , Выход элемента зддержки (эл9)

   Выход элемента задержки Ian. 7)

   Группа выходов устройства

   Группа Входов устройства

   ПЛnjn...