SU1168935A1

SU1168935A1 - Устройство управлени

Info

Publication number: SU1168935A1
Application number: SU843737048A
Authority: SU
Inventors: Игорь Владимирович Леонов; Геннадий Юрьевич Ушаков; Александр Михайлович Тарасов
Original assignee: Специальное Конструкторское Бюро Средств Отображения Информации
Priority date: 1984-02-20
Filing date: 1984-02-20
Publication date: 1985-07-23

Abstract

УСТРОЙСТВО УПРАВЛЕНИЯ, содержашее генератор синхроимпульсов, первый блок пам ти, регистр, дешифратор и элемент НЕ, причем выход генератора синхроимпульсов подключен к входу элемента НЕ и синхровходу регистра, выход первого блока пам ти подключен к информационному входу регистра, К-й разр дный выход регистра (К 1, N - 1, где N - разр дность регистра) подключен к К-му входу дешифратора , отличающеес тем, что, с целью повышени надежности, в него введены второй блок пам ти, триггер и мультиплексор, причем N-й разр дный выход регистра подключен к первому входу выборки дешифратора , п-й разр дный выход (п 1, N) регистра подключен к (п-f 1)-му адресному входу первого блока пам ти и соединен с п-м адресным входом второго блока пам ти (п 1, N), первый адресный вход первого блока пам ти подключен к выходу триггера , информационный вход и синхровход которого подключены соответственно к выходу мультиплексора и к выходу элемента НЕ, выход дешифратора подключен к управл юi шему выходу устройства, выход второго блока пам ти подключен к управл ющему входу (Л мультиплексора, группа информационных входов которого подключена к группе информационных входов устройства, выход генератора синхроимпульсов подключен к второму входу выборки дешифратора. О5 00 со со сд

Description

Изобретение относится к вычислительной технике и может найти применение при построении устройств управления электронной аппаратуры.

Цель изобретения — повышение надежности устройства.

На чертеже представлена функциональная схема устройства.

Устройство содержит мультиплексор 1, генератор 2 синхроимпульсов, триггер 3, элемент НЕ 4, первый 5 и второй 6 блоки памяти, регистр 7 и дешифратор 8.

Устройство работает следующим образом.

При включении источника питания цепь установки в исходное состояние (не показана) воздействует на вход , сброса регистра 7, и устройство управления переводится в исходное состояние. При включении источника питания запускается генератор 2 синхроимпульсов.· По переднему фронту синхроимпульса, поступившего от генератора 2, регистр Ί переходит в состояние, подготовленное блоком 5. С выхода регистра 7 сигналы поступают на входы блока 5 для подготовки следующего состояния Si, на входы блока 6 для выбора следующего входного сигнала X в мультиплексора 1 и на входы дешифратора 8, на одном из выходов которого Υίζ по заднему фронту синхроимпульса появляется управляющий сигнал устройства.

Одновременно по заднему фронту указанного синхроимпульса, поступившего от генератора 2 через элемент НЕ 4 на синхровход триггера 3, в триггер записывается информация с выхода мультиплексора 1, коммутирующего сигнал с входа Х{, который определяется состоянием блока 6. С выхода триггера 3 информация поступает на вход нулевого разряда блока 5, который вырабатывает следующий Sj₊₁ сигнал возбуждения.

В предлагаемом устройстве сигналы от внешних источников поступают через мультиплексор 1 и триггер 3 на нулевой разряд вход блока 5 по жесткой программе, определяемой блоком 6.

Сигналы на вход мультиплексора I поступают например от электронных блоков (например, от ОЗУ), от датчиков исполнительных механизмов управляемого объекта, характеризуя его состояние в текущий момент времени (например, ОЗУ заполнено, производится считывание из ОЗУ или запись в ОЗУ, выполнена или выполняется какаялибо функциональная команда — возврат каретки печатающего механизма, перевод строки и т.п.).

Если фронт входного сигнала, поступившего через мультиплексор 1 на информационный вход триггера 3, совпадет с фронтом синхроимпульса, поступившего от генератора 2 через элемент НЕ 4, в результате чего в триггер 3 возможно запишется ложная информация, то устройство перейдет в состояние ожидания и отработает «пустой» такт. «Пустой» такт представляет такое состояние устройства управления, когда выходные сигналы отсутствуют, т.е. предлагаемое устройство не воздействует на объем управления (находится в состоянии ожидания).

По ложному сигналу, поступившему с выхода триггера 3 на нулевой разряд входа блока 5, на одном из выходов блока 5, в частности на выходе N-ro разряда, выработается соответствующий сигнал к отработке «пустого» такта (в данном случае логическая «1»), который запишется в регистр 7 и с N-ro разряда выхода регистра 7 поступит на первый вход выборки дешифратора 8 и переведет все его выходы в неактивное для управляемых элементов состояние.

Одновременно сигналы с выхода регистра 7 поступят на соответствующие входы блока 6 и блока 5. Блок 6 преобразует эти сигналы таким образом, что его выходные сигналы, воздействующие на соответствующие входы мультиплексора 1, обеспечат коммутацию на выходе мультиплексора 1 анализируемого в данном такте входного сигнала. В момент прихода следующего синхроимпульса на информационном входе триггера 3 будет уже установившееся значение сигнала, и запись ложной информации исключается.

С выхода триггера 3 сигнал поступит на вход нулевого разряда блока 5. При этом на N-м разряде выхода блока 5 установится значение сигнала, соответствующее логическому «О», которое под действием переднего фронта синхроимпульса генератора 2 запишется в регистр 7 и с N-ro разряда выхода регистра 7 поступит на первый вход стробирования дешифратора 8. По заднему фронту синхроимпульса, поступившего на второй вход стробирования дешифратора 8, на одном из выходов последнего появится управляющий сигнал устройства.

Claims

УСТРОЙСТВО УПРАВЛЕНИЯ, содержащее генератор синхроимпульсов, первый блок памяти, регистр, дешифратор и элемент НЕ, причем выход генератора синхроимпульсов подключен к входу элемента НЕ и синхровходу регистра, выход первого блока памяти подключен к информационному входу регистра, К-й разрядный выход регистра (К = 1, N — 1, где N — разрядность регистра) подключен к К-му входу дешифратора, отличающееся тем, что, с целью повышения надежности, в него введены второй блок памяти, триггер и мультиплексор, причем N-й разрядный выход регистра подключен к первому входу выборки дешифратора, п-й разрядный выход (n = 1, N) регистра подключен к (п+1)-му адресному входу первого блока памяти и соединен с п-м адресным входом второго блока памяти (n = Е N), первый адресный вход первого блока памяти подключен к выходу триггера, информационный вход и синхровход которого подключены соответственно к выходу мультиплексора и к выходу элемента НЕ, выход дешифратора подключен к управляющему выходу устройства, выход второго блока памяти подключен к управляющему входу мультиплексора, группа информационных входов которого подключена к группе информационных входов устройства, выход генератора синхроимпульсов подключен к второму входу выборки дешифратора.