KR900017291A - 지연 회로 - Google Patents

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KR900017291A
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마사야 단노
마사또 오나야
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이우에 사또시
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Abstract

내용 없음.

Description

지연 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 실시예를 도시한 블럭도.
제2도는 제1도의 실시예의 동작을 도시한 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
1 : 입력단자 2 : A/D 변환 회로
3 : 발진기 4 : 메모리
5 : D/A 변환 회로 6 : 카운터
7 : 초기값 설정회로 8 : 래치 회로
9 : 제1신호 발생회로 10 : AND 게이트
11 : 제2신호 발생회로 12 : 뮤트 신호 발생 회로
13 : 버퍼 증폭기 14 : 제1D-FF
15 : 제2D-FF 16 : NAND게이트
17 : 출력 단자

Claims (5)

  1. 입력신호를 A/D 변환하기 위한 A/D 변환 회로, 상기 A/D 변환 회로로부터 출력된 디지탈 신호를 기억하기위한 메모리, 상기 메모리로부터 출력된 디지탈 신호를 D/A 변환하기 위한 D/A 변환 회로, 사용될 상기 메모리의어드레스를 지정하기 위한 카운터, 상기 카운터의 초기값을 초기에 설정하기 위한 초기값 설정 회로, 상기 카운터의 최종값의 도달을 검출하고 제어 신호를 발생하기 위한 제1신호 발생 회로, 상기 초기값 설정회로에 의한 초기값 설정 동작이 완료되었을 때 설정 완료 신호를 발생시키기 위한 제2신호 발생 회로, 및 상기 설정 완료 신호 및 상기 제어 신호에 응답하여 뮤트 신호를 발생시키는 위한 뮤팅 신호 발생 회로를 포함하는 것을 특징으로 하는 지연 회로.
  2. 제1항에 있어서, 상기 D/A 변환 회로의 출력을 뮤트하기 위한 뮤팅 회로를 포함하는 것을 특징으로 하는 지연 회로.
  3. 제2항에 있어서, 다수의 어드레스가 상기 카운터로부터 획득된 각각의 어드레스 지정 신호에 응답하여 순차적으로 지정되도록 상기 메모리가 구성되고, 지연 시간은 지정된 어드레스의 수에 의해 정해지는 것을 특징으로 하는 지연 회로.
  4. 제3항에 있어서, 상기 뮤트 신호 발생 회로가 상기 설정 완료 신호가 인가되는 클럭 입력을 갖는 제1 D-플립 플롭, 상기 제1 D-플립 플롭의 출력 신호가 인가된 데이타 입력을 갖고 있는 제2 D-플립 플롭, 상기 제어 신호가 인가되는 클럭 입력, 및 상기 제어 신호에 응답하여 상기 제1D-플립 플롭의 출력에서 리셋트 신호를 발생하는 게이팅 회로와 제2D-플립 플롭의 출력을 포함함으로써, 뮤팅 신호가 상기 제2 D-플립 플롭(15)의 출력의 출력에서 발생되는 것을 특징으로 하는 지연 회로.
  5. 입력 신호를 A/D 변환하기 위한 A/D 변환 수단, 상기 A/D 변환 수단으로부터 출력된 디지탈 신호를 기억하기 위한 메모리수단,상기 메모리 수단으로부터 출력된 디지탈 신호를D/A 변환하기 위한 D/A반환 수단, 지연된신호로서 상기 D/A변환 수단의 출력을 출력하기 위한 출력수단. 사용될 상기 메모리 수단의 어드레스를 지정하기 위한 카운터 수단. 상기 카운터 수단의 초기값을 초기적으로 설정하기 우한 초기값 설정 수단, 디스에이블링신호를 발생시키기 위한 신호 발생 수단, 및 상기 메모리로부터 랜덤 데이타 판독에 의한 잡음을 상기 출력 수단을통해 출력되는 것을 방지하기 위한 상기 메모리의 출력을 거의 디스에이블링하기 위한 디스에이블링 수단을 포함하는 것을 특징으로 하는 지연 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019900005479A 1989-04-20 1990-04-19 메모리를 사용하여 지연량을 변화시킬 수 있는 지연 회로 KR970000561B1 (ko)

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JP1100775A JPH02279015A (ja) 1989-04-20 1989-04-20 遅延回路

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EP (1) EP0393716B1 (ko)
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