KR970012754A - 반도체 메모리 및 그 기입 방법 - Google Patents

반도체 메모리 및 그 기입 방법 Download PDF

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가네꼬 히사시
닛본덴기 가부시끼가이샤
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Abstract

본 발명의 반도체 메모리에 있어서, 외부 어드레스와 동일한 기준 클럭에 의해 입력되고, 프리페치된 내부 어드레스 신호의 결정 이전에 칩에 입력되는 제1데이타 유닛은 이 데이타가 래치되는 모든 래치 회로로 래치된다. 다음 기준 클럭에 의해 어드레스가 결정돈 이후에는, 칩에 입력되는 제2 및 연속 데이타 유닛은 어드레스신호에 따라 래치되는 래치 회로에만 입력된다. 이러한 방법으로, 내부 어드레스 시놓 프로세싱이 제1데이타 유닛의 래칭 시간에 완료되지 않더라고, 상기 제1데이타유닛과 상기 제2 및 연속 데이타 유닛 모두는 외부로부터의 어드레스에 의해 지정된 프리페치 회로 내에 래치될 수 있다.

Description

반도체 메모리 및 그 기입 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 실시예에 따른 반도체 메모리를 도시하는 회로도.

Claims (2)

  1. 버스트 입력 기능을 갖고, 내부 데이타 프로세싱시에 다수의 데이타 래치 회로를 구비하여 외부로부터 직렬 입력되는 데이타를 상기 다수의 데이타 래치 회로에 저장하므로써 직렬-병렬 변환을 행하는 것을 특징으로 하는 반도체 메모리.
  2. 버스트 입력 기능을 갖고, 내부 데이타 프로세싱시에 다수의 데이타 래치 회로를 구비하여 외부로부터 직렬 입력된 데이타를 상기 다수의 데이타 래치 회로에 저장하므로써 직렬-병렬 변환을 행하는 반도체 메모리에서, 상기 버스트 입력의 제1데이타 유닛은 외부로부터 입력되는 어드렛 신호와는 무관하게 상기 다수의 데이타 래치 회로 중 저장될 수 있는 모든 회로에 저장되고, 후속 데이타 유닛은 외부로부터 입력된 어드레스 신호에 따라 각각 상기 다수의 데이타 래치 회로 중 하나의 데이타 래치 회로에 저장되는 것을 특징으로 하는 반도체 메모리 기입 방법.
    ※참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960033322A 1995-08-11 1996-08-10 반도체 메모리 및 그 기입 방법 KR100194571B1 (ko)

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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5978281A (en) * 1999-01-04 1999-11-02 International Business Machines Corporation Method and apparatus for preventing postamble corruption within a memory system
US6081479A (en) * 1999-06-15 2000-06-27 Infineon Technologies North America Corp. Hierarchical prefetch for semiconductor memories
US6775759B2 (en) 2001-12-07 2004-08-10 Micron Technology, Inc. Sequential nibble burst ordering for data
US20040194500A1 (en) * 2003-04-03 2004-10-07 Broadway Entertainment, Inc. Article of jewelry
US20070076502A1 (en) 2005-09-30 2007-04-05 Pyeon Hong B Daisy chain cascading devices
US11948629B2 (en) 2005-09-30 2024-04-02 Mosaid Technologies Incorporated Non-volatile memory device with concurrent bank operations
EP1932158A4 (en) * 2005-09-30 2008-10-15 Mosaid Technologies Inc MEMORY WITH OUTPUT CONTROL
US7652922B2 (en) * 2005-09-30 2010-01-26 Mosaid Technologies Incorporated Multiple independent serial link memory
US7688652B2 (en) * 2007-07-18 2010-03-30 Mosaid Technologies Incorporated Storage of data in memory via packet strobing
US8825967B2 (en) 2011-12-08 2014-09-02 Conversant Intellectual Property Management Inc. Independent write and read control in serially-connected devices
US9384851B2 (en) * 2014-02-06 2016-07-05 SK Hynix Inc. Semiconductor devices and semiconductor systems including the same
JP6468763B2 (ja) * 2014-09-08 2019-02-13 ラピスセミコンダクタ株式会社 データ処理装置
CN109745693A (zh) * 2018-12-08 2019-05-14 郑州工业应用技术学院 一种跳高高度自动显示装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4775990A (en) * 1984-01-18 1988-10-04 Sharp Kabushiki Kaisha Serial-to-parallel converter
JPS6139297A (ja) * 1984-07-30 1986-02-25 Nec Corp 半導体集積回路
JP2696026B2 (ja) * 1991-11-21 1998-01-14 株式会社東芝 半導体記憶装置
US5610864A (en) * 1994-12-23 1997-03-11 Micron Technology, Inc. Burst EDO memory device with maximized write cycle timing

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KR100194571B1 (ko) 1999-06-15
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DE69616710T2 (de) 2002-08-22
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