CN1106019C - 半导体存储器 - Google Patents

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Abstract

在本发明的半导体存储器中，按照与外部地址同一标准时钟的时间输入并且是在预取的内部地址信号确定之前输入芯片的第一数据单元，被锁定到所有的锁定电路中，在这些电路中，此数据可以被锁定。在由下一标准时钟的时间确定一地址之后，输入芯片的第二及其后续数据单元仅被输入到那些按照地址信号锁定的锁定电路中。在这种方式中，即使在锁定第一数据单元时内部地址信号的处理尚未完成，第一数据单元和第二及其后续的数据单元都可以锁定在由外来地址指定的预取电路中。

Description

半导体存储器
本发明涉及一种半导体存储器，特别涉及一种具有脉冲串式写入方法的高速存储器。
近年来，中央处理器(CPU)和用作主存贮器的动态随机存取存贮器(DRAM)在速度方面出现的差异使得中央处理器速度的惊人改进已超过动态随机存取存储器速度的有限改进，表现出动态随机存取存贮器不可能适应中央处理器的要求。在使用高速中央处理器的计算机系统中，在中央处理器芯片内部或自外部与芯片连接设置有相对于主存贮器要小的高速缓冲存贮器，以弥补速度差异。
高速缓冲存贮器内包含转录主存储器内的一部分数据。该转录数据作为多个连续地址数据单元的组合，这些组合被称为页。中央处理器通常向高速缓冲存储器存取。当所需要的数据没有在高速缓冲存储器中出现时，所需要的数据自主存储器中新录取到高速缓冲存储器内，这种转录是以页为单位进行的。
因此，这种系统的主存储器必须能以高速输入或输出连续地址的数据串到高速缓冲存储器。在用于这个目的的方法中，仅通过指定开始地址，包括这个地址的数据串与时钟信号同步输入或输出。这种方法叫作脉冲串输入/输出，而整个一个指定地址输入或输出的成串数据长度称为脉冲串长度。同步式动态随机存取存储器是实行脉冲串输入/输出的存储器的一个典型例子。
通常，通用动态随机存取存储器(具有第一页方式的动态随机存取存储器)的地址存取时间约为20毫微秒(50MHz)。同步动态随机存取存储器处理一个数据单元所用时间基本上与通用动态随机存取存储器相同，但是一个数据单元的表现处理时间可能会由于多重内部处理和同时处理多个数据单元而降低，所以加速了输入/输出，并获得100MHz的速度。在多重内部处理方法中，有流水线和预取的方法。
流水线方法将内部处理分成若干阶段，并对整个各阶段的一个数据单元的有关信息进行顺序处理。换句话说，在第一阶段处理的第一个数据单元是在下一时钟周期内第二阶段处理的，与此同时，第二数据单元在第一阶段内进行着处理。因为各阶段的处理是并行和同时进行的，所以几个阶段的数据是并行处理的。
在这种方法中，通过增加分阶段数和缩短每一阶段的处理过程可以提高并行程度和脉冲串的输入/输入速度。然而，阶段之间分隔点的数量是受动态随机存取存储器内处理关系限制的。另外，最小时钟周期必须与需用最长时间的阶段一致。此外，由于增加分阶段的高架电路连接，阶段数实际上被限制到3或4。换句话说，数据的多重度被限制到3或4。
在预取法中，所有内部处理是按并行方式执行的，并在输入/输出部实行并行一串行转换。在这种方法中，为了提高多重度，增加了并行处理的数据单元数。因此，这种方法需要有与并行度成比例的一定量的相同电路，所以为实现这些电路必须增加电路的规模和芯片的表面积。另外，在这种方法中数据的输入/输出必须以并行度为单位进行，低于并行度的数据单位不能输入或输出。其结果，提高了并行性却降低了功能自由度。由于这些原因，并行度或多重度被限于2。
虽然通过上述两种方法都提高了数据的多重度能够实现更高的速度，但多重度受到各种原因的限制。然而，上述两种方法的组合可以考虑为更进一步的多重内部处理和加速输入/输出的方法。这基本上是这样一种方法，预取方法在流水线方法的部分或全部阶段中采用，并称为组合的流水线/预取方法(下文称为“组合方法”)。
在读取时，存储器内部处理是按下面次序执行的：(1)锁住并处理外部信号(命令，地址)，(2)从单元阵列读出数据，(3)向外输出数据。在写入时，按下面顺序处理：(1)锁定和处理外部信号(命令，地址，数据)，(2)向单元列阵写入数据。
这里，读取时向外的数据输出，以及写入时的数据锁定，包含与外界的信号交换，因此排除了在预取时的多重进行。相比之下，向单元列阵的输入/输出可以经由多路输入/输出通道在整个预取中多重进行。就命令的处理和锁定来说，多个数据单元的预取部分是为一项命令而输入/输出的，而处理系统，即使是单个系统，因此可以进行多个数据单元的处理。与此类似，对于地址的锁定和处理，一内部地址可以为一个外部地址的多个数据单元的预取部分所确定。
因此，由于各过程有出现或不出现预取的差异，在组合方法中阶段是以这些处理次数划定界线的。这里，每一过程可以由多个阶段组成。
有关已有技术中这样一种组合方法的一项实例，图1示出一项已有技术实例的电路图，图2是图示已有技术实例运行的时序图。
图1所示的已有技术实例包括一个从地址输入开始的第一阶段，在其中进行地址的内部处理，以及一个第二阶段，在其中由内部处理地址所表示的单元进行数据输入/输出。在读取中，自这一点到数据输出的处理实际上需要较多阶段，但是这些阶段因与本发明这一部分无关在这里被省去了。
在第二阶段，进行2进位数字的预取操作。两个同时运行并分别连接数据锁定电路5和6的写入放大器9和10为此目的设置。向数据锁定电路5和6的输入是分别根据锁定信号LP0和LP1进行的，锁定信号LP0和LP1是由锁定脉冲产生电路4′输出的。虽然该已有技术的实例使用二进位数字预取操作，多进位数字的并行操作也是可行的。
当写入时，来自外部地址端的写入命令信号CMD以及要被脉冲串操作首先写入的地址(外部地址信号)EA0，根据标准时钟信号CLK在时间T0输入。外部地址仅是在命令输入的时候才输入的。
地址缓冲电路1锁定外部地址信号EA0，并在此基础上，内部地址产生电路2由外部地址信号EA0产生内部地址信号IA0以产生脉冲串操作。产生内部地址信号IA0需要几个毫微秒的时间间隔。要被首先写入的数据ED0在外部地址输入的同一时间被输入到数据输入缓冲电路3。这个数据ED0是脉冲串的起始数据，并被输入到数据锁定电路5和6。数据锁定电路向哪里输入数据决定着哪一个写入放大器9或10要写入数据，并决定着要向哪一个存储单元写入数据。因此，需要地址信号IA0去判断是用哪一个锁定信号，是LP0或者是LP1，去触发存储数据的数据锁定电路5和6。
如上文中所述，内部地址信号IA0不是以一确定量的时间(几个毫微秒)产生的，因此数据存储被延迟到直至此时间周期结束。
等待内部地址信号IA0产生后，数据ED0被存储在数据锁定电路5中。
在下一个标准时钟信号中，脉冲串的第二单元数据ED1从外面输入。数据ED1经历与数据ED0相同的处理，并被存储在数据锁定电路6中。
数据锁定电路5和6分别通过数据总线7和8输出，并由写入放大器9和10形成配时，写入存储阵列11。
在预取方法中，像在组合方法中一样，自芯片外串行输入的多个数据单元在芯片内进行并行处理，并进行数据的并行—串行转换，使向芯片外串行输出已在芯片内进行过—并行处理的数据。
外部地址信号和第一数据单元通常是在同一时间从外部输入的。此外，在一序列中一数据单元和并行处理数据中的数据之间的相符是由与第一数据单元同一时间输入的地址信号确定的。
因此，在已有技术实例中，在由外部输入的地址信号内部处理之前，不能实现并行—串行转换。
当读取时，并行—串行转换是在存取单元列阵后实现的。为了存取一单元列阵，必须先完成地址信号的内处理。因为在并行—串行转换时已完成了地址信号的内部处理，不会遇到任何问题。
然而，存取一单元列阵时存取的所有数据在写入时必须是预取的，串行—并行转换因此必须在事先完成的。转换的数据是串行输入的，因而，为了使最后数据的转换处在单元列阵存取时间之内，先前输入数据的转换必须在最后数据输入前实现。因此，当写入时，为了实现串行—并行转换，地址内部处理必须在单元列阵存取之前执行。与此相反，如果地址内部处理占用的时间长于从数据输入到锁定的时间，数据的锁定就必须延迟，因而写入速度就要减慢。
本发明的目的是提供具有高速脉冲串方式的半导体存储器。
本发明的一种半导体存储器，其中包括：响应外部地址信号产生内部地址信号的内部地址产生电路；至少接收第一和第二数据的数据缓冲器；产生第一和第二脉冲信号的锁定脉冲产生电路；由第一脉冲信号控制的第一数据锁定电路；以及由第二脉冲信号控制的第二数据锁定电路；锁定脉冲产生电路响应外部地址信号产生第一和第二脉冲信号，第一和第二数据锁定电路分别响应第一和第二脉冲信号锁定来自数据缓冲器的第一数据，锁定脉冲产生电路响应内部地址信号连续地产生所述第一脉冲信号，以及第一数据锁定电路响应第一脉冲信号锁定第二数据。
本发明的一种半导体存储器写入方法，该半导体存储器具有内部时钟产生电路，数据缓冲器、锁定脉冲产生电路、第一数据锁定电路以及第二数据锁定电路，写入方法包括：响应外部地址信号内部地址产生电路产生内部地址信号，数据缓冲器至少接收第一和第二数据，锁定脉冲产生电路产生第一和第二脉冲信号，响应第一脉冲信号控制第一数据锁定电路，以及响应第二脉冲信号控制第二数据锁定电路，响应外部地址信号锁定脉冲产生电路产生第一和第二脉冲信号，第一和第二数据锁定电路分别响应第一和第二脉冲信号锁定来自数据缓冲器的第一数据，锁定脉冲产生电路响应内部地址信号连续地产生第一脉冲信号，以及第一数据锁定电路响应第一脉冲信号锁定第二数据。
本发明的另一种半导体存储器，其中包括：响应外部地址信号产生内部地址信号的内部地址产生电路；至少接收第一和第二数据的数据缓冲器；响应外部地址信号产生第一脉冲信号的锁定脉冲产生电路；以及响应第一脉冲信号锁定来自数据缓冲器的第一数据的第一和第二数据锁定电路；锁定脉冲产生电路响应内部地址信号连续地产生选择第一数据锁定电路的第二脉冲信号，以及第一数据锁定电路响应第二脉冲信号锁定来自数据缓冲器的第二数据。
本发明的一种半导体存储器写入方法，该半导体存储器具有内部时钟产生电路，数据缓冲器、第一和第二数据锁定电路，以及锁定脉冲产生电路，写入方法包括：内部地址产生电路产生至少接收第一和第二数据的内部地址信号，锁定脉冲产生电路响应外部地址信号产生第一脉冲信号，第一和第二数据锁定电路响应第一脉冲信号锁定来自数据缓冲器的第一数据，锁定脉冲产生电路响应内部地址信号连续地产生选择第一数据锁定电路的第二脉冲信号，以及第一数据锁定电路响应第二脉冲信号锁定来自数据缓冲器的所述第二数据。
从如下说明结合参考对本发明实施例作出示意的附图，本发明的上述和其它目的、特征和优点将变成非常清楚。
图1是已有技术半导体存储器一项实例的电路图。
图2是图1所示已有技术实例的时序图。
图3是本发明一项实施例的半导体存储器的电路图。
图4是图3所示半导体存储器的时序图。
如图1所示的已有技术实例那样，本实施例包括一个自地址输入开始的第一阶段，在其中进行地址的内部处理，以及一个第二阶段，在其中根据由内部处理地址指定的单元进行输入/输出。在读取的时候，实际上需要有一个随后的第三阶段，用于进行处理直到数据输出，但是这一阶段与本发明无关，因此在这里省去。还有，只要本发明实施例中示出最低限量必需的流水线构造，就还可以采用更多分级的流水线构造。
第二阶段进行2进位数字的预取操作。两个同时运行并且分别连接于锁定电路5和6的写入放大器9和10，就是为了此目的设置的。向数据锁定电路5和6的输入是由锁定信号LP0和LP1分别实现的，它们是由锁定脉冲产生电路4输出的。尽管本发明实施例采用2进位数字的预取操作，包括更多进位数字的并行操作也是可行的。
下面将参照图4的时序图解释本发明实施例的操作。
在写入时，写入命令CMD和在脉冲串操作中要被写入的第一地址(外部地址信号)在按标准时钟信号CLK所定的时间T0输入。
外部地址EA仅是在命令输入的时间输入。
地址缓冲电路1锁定外部地址信号EA0，并在此信号基础上，内部地址产生电路2由外部地址信号EA0产生内部地址信号IA0以实现脉冲串操作。内部地址信号IA0的产生要求有一确定的时间量(几个毫微秒)。
在外部地址输入的同时，将被最先写入的数据ED向数据输入缓冲电路3输入。这个数据单元是脉冲串的起始数据。这些数据与锁定信号LP0和LP1相适应地输入到的两个数据锁定电路5和6中。于是，此时两数据锁定电路5和6的内容相同。因为这项操作是不管地址信号如何而进行的，所以不必进行前述的从外部地址EA0产生内部地址信号IA0。
脉冲串的第二数据单元ED1在下一标准时钟信号CLK时由外部输入。数据ED1与数据ED0成对并写入单元列阵。在这一时间点，内部地址信号IA0的产生已完成，因而锁定数据ED1的锁定电路能够得到确定。这里，一项实例示出其中的数据ED1根据锁定信号LP1被锁定在锁定电路5中。于是，伴随数据ED0仍然锁定在数据锁定电路6中，此时的两个数据单元ED0和ED1按照外部地址信号ED0被分别锁定在各自合适的数据锁定电路5和6中，这时通过总线7和8输出，而各自的数据单元通过写入放大器9和10的运行被正确地写入所要求的存储器单元。因此，这种方法对已有技术中存在的问题提供了解决途径，在已有技术中，在内部地址IA0被确定时，数据ED0的处理还不能实现。
当用具体的术语描述了本发明的较佳实施例时，这种描述仅是用于说明目的，要理解到那些在未偏离本发明的精神和范围的情况可能作出的改换和变动。

Claims (4)

1、一种半导体存储器写入方法，该半导体存储器具有内部时钟产生电路，数据缓冲器、锁定脉冲产生电路、第一数据锁定电路以及第二数据锁定电路，所述写入方法包括：
响应外部地址信号所述内部地址产生电路产生内部地址信号，所述数据缓冲器至少接收第一和第二数据，所述锁定脉冲产生电路产生第一和第二脉冲信号，响应所述第一脉冲信号控制所述第一数据锁定电路，以及响应所述第二脉冲信号控制所述第二数据锁定电路，响应所述外部地址信号所述锁定脉冲产生电路产生所述第一和第二脉冲信号，所述第一和第二数据锁定电路分别响应所述第一和第二脉冲信号锁定来自所述数据缓冲器的所述第一数据，所述锁定脉冲产生电路响应所述内部地址信号连续地产生所述第一脉冲信号，以及所述第一数据锁定电路响应所述第一脉冲信号锁定所述第二数据。
2、一种半导体存储器，其中包括：
响应外部地址信号产生内部地址信号的内部地址产生电路；
至少接收第一和第二数据的数据缓冲器；
产生第一和第二脉冲信号的锁定脉冲产生电路；
由所述第一脉冲信号控制的第一数据锁定电路；以及
由所述第二脉冲信号控制的第二数据锁定电路；
所述锁定脉冲产生电路响应所述外部地址信号产生所述第一和第二脉冲信号，所述第一和第二数据锁定电路分别响应所述第一和第二脉冲信号锁定来自所述数据缓冲器的所述第一数据，所述锁定脉冲产生电路响应所述内部地址信号连续地产生所述第一脉冲信号，以及所述第一数据锁定电路响应所述第一脉冲信号锁定所述第二数据。
3、一种半导体存储器写入方法，该半导体存储器具有内部时钟产生电路，数据缓冲器、第一和第二数据锁定电路，以及锁定脉冲产生电路，所述写入方法包括：
所述内部地址产生电路产生至少接收第一和第二数据的内部地址信号，
所述锁定脉冲产生电路响应所述外部地址信号产生所述第一脉冲信号，所述第一和第二数据锁定电路响应所述第一脉冲信号锁定来自所述数据缓冲器的所述第一数据，所述锁定脉冲产生电路响应所述内部地址信号连续地产生选择所述第一数据锁定电路的第二脉冲信号，以及所述第一数据锁定电路响应所述第二脉冲信号锁定来自所述数据缓冲器的所述第二数据。
4、一种半导体存储器，其中包括：
响应外部地址信号产生内部地址信号的内部地址产生电路；
至少接收第一和第二数据的数据缓冲器；
响应所述外部地址信号产生第一脉冲信号的锁定脉冲产生电路；
以及响应所述第一脉冲信号锁定来自所述数据缓冲器的所述第一数据的第一和第二数据锁定电路；
所述锁定脉冲产生电路响应所述内部地址信号连续地产生选择所述第一数据锁定电路的第二脉冲信号，以及所述第一数据锁定电路响应所述第二脉冲信号锁定来自所述数据缓冲器的所述第二数据。
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