JP2817672B2 - 半導体メモリ - Google Patents
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- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリに関し、特
にバーストモードを持つ高速メモリの書き込み方法に関
する。
にバーストモードを持つ高速メモリの書き込み方法に関
する。
【０００２】
【従来の技術】近年、ＣＰＵと主記憶に用いるＤＲＡＭ
の速度差が問題となっている。飛躍的に高速化したＣＰ
Ｕの要求に対して、速度の改善が少ないＤＲＡＭが答え
られない。このため、高速なＣＰＵを使うコンピュータ
システムでは、主記憶に比較して少量ではあるが高速な
キャッシュメモリをＣＰＵチップ内または外付けで接続
し、この速度差を吸収する。
の速度差が問題となっている。飛躍的に高速化したＣＰ
Ｕの要求に対して、速度の改善が少ないＤＲＡＭが答え
られない。このため、高速なＣＰＵを使うコンピュータ
システムでは、主記憶に比較して少量ではあるが高速な
キャッシュメモリをＣＰＵチップ内または外付けで接続
し、この速度差を吸収する。
【０００３】キャッシュメモリは主記憶の内、一部のデ
ータのコピーを持っている。このデータのコピーは連続
したアドレスを持つ複数のデータを単位とし、この単位
をページと呼ぶ。ＣＰＵは通常、キャッシュメモリに対
してアクセスを行う。キャッシュメモリ内に所望するデ
ータがないときには主記憶から新たに所望するデータを
キャッシュメモリにコピーする。この際、コピーはペー
ジ単位で行われる。
ータのコピーを持っている。このデータのコピーは連続
したアドレスを持つ複数のデータを単位とし、この単位
をページと呼ぶ。ＣＰＵは通常、キャッシュメモリに対
してアクセスを行う。キャッシュメモリ内に所望するデ
ータがないときには主記憶から新たに所望するデータを
キャッシュメモリにコピーする。この際、コピーはペー
ジ単位で行われる。
【０００４】このため、このようなシステムでは主記憶
には、キャッシュメモリに対し連続したアドレスを持つ
データ列を高速に入出力できることが要求される。この
ため、先頭アドレスを指定するのみで、これを含むデー
タ列をクロック信号に同期して入出力する方法がある。
これをバースト入出力といい、１つのアドレスを指定す
ることによって入出力されるデータ列の長さをバースト
長と呼ぶ。バースト入出力を行うメモリの典型的な例と
してシンクロナスＤＲＡＭがある。
には、キャッシュメモリに対し連続したアドレスを持つ
データ列を高速に入出力できることが要求される。この
ため、先頭アドレスを指定するのみで、これを含むデー
タ列をクロック信号に同期して入出力する方法がある。
これをバースト入出力といい、１つのアドレスを指定す
ることによって入出力されるデータ列の長さをバースト
長と呼ぶ。バースト入出力を行うメモリの典型的な例と
してシンクロナスＤＲＡＭがある。
【０００５】通常、汎用ＤＲＡＭ（ファースツページモ
ードを持つＤＲＡＭ）はアドレスアクセス時間が２０ｎ
ｓ（５０ＭＨｚ）程度である。シンクロナスＤＲＡＭで
は、１つのデータの処理にかかる時間は基本的には汎用
ＤＲＡＭと同一であるが、内部の処理を多重化し、複数
のデータを同時に処理することにより、１データ当たり
の見かけ上の処理時間を短縮し、入出力を高速化し１０
０ＭＨｚ以上の速度を得る。内部処理の多重化には、パ
イプライン方式とプリフェッチ方式とがある。
ードを持つＤＲＡＭ）はアドレスアクセス時間が２０ｎ
ｓ（５０ＭＨｚ）程度である。シンクロナスＤＲＡＭで
は、１つのデータの処理にかかる時間は基本的には汎用
ＤＲＡＭと同一であるが、内部の処理を多重化し、複数
のデータを同時に処理することにより、１データ当たり
の見かけ上の処理時間を短縮し、入出力を高速化し１０
０ＭＨｚ以上の速度を得る。内部処理の多重化には、パ
イプライン方式とプリフェッチ方式とがある。
【０００６】パイプライン方式は、内部の処理をいくつ
かのステージに分割し、１つのデータに関する情報を各
ステージで順次処理する。つまり、第１のステージで処
理された第１のデータは、次のクロックサイクルで第２
のステージで処理される。それと同時に第２のデータは
第１のデータのステージで処理される。各ステージは並
列に同時に行われるため、ステージ数分のデータが並列
処理されることになる。この方式では、ステージ数を増
し、各ステージの処理を短縮すれば並列度が上がり、バ
ースト入出力の速度は増加する。ただし、ＤＲＡＭ内部
の処理関係で、各ステージを区切れる箇所は限られてい
る。また、最小クロック周期は最も時間のかかるステー
ジに合わせなければならない。さらに、各ステージ間を
接続する回路でのオーバーヘッドも増加するため、ステ
ージ数は事実上３〜４程度に制限される。つまり、デー
タの多重度も３〜４に制限される。
かのステージに分割し、１つのデータに関する情報を各
ステージで順次処理する。つまり、第１のステージで処
理された第１のデータは、次のクロックサイクルで第２
のステージで処理される。それと同時に第２のデータは
第１のデータのステージで処理される。各ステージは並
列に同時に行われるため、ステージ数分のデータが並列
処理されることになる。この方式では、ステージ数を増
し、各ステージの処理を短縮すれば並列度が上がり、バ
ースト入出力の速度は増加する。ただし、ＤＲＡＭ内部
の処理関係で、各ステージを区切れる箇所は限られてい
る。また、最小クロック周期は最も時間のかかるステー
ジに合わせなければならない。さらに、各ステージ間を
接続する回路でのオーバーヘッドも増加するため、ステ
ージ数は事実上３〜４程度に制限される。つまり、デー
タの多重度も３〜４に制限される。
【０００７】プリフェッチ方式は、内部処理を全て並列
に行い、入出力部でパラレル−シリアル変換を行う。こ
の方式で多重度を上げるためには、並列に処理するデー
タの数を増加させる。このためには、同一の回路が並列
分だけ必要であり、回路規模が大きくなり、これを実現
するためのチップ面積が増大する。また、この方式で
は、データの入出力は並列分を単位として行わなければ
ならず、並列分を下回る単位のデータの入出力はできな
い。このため並列度を上げると機能上の自由度が低下す
る。これらの理由により並列度、つまり多重度は２程度
に制限される。
に行い、入出力部でパラレル−シリアル変換を行う。こ
の方式で多重度を上げるためには、並列に処理するデー
タの数を増加させる。このためには、同一の回路が並列
分だけ必要であり、回路規模が大きくなり、これを実現
するためのチップ面積が増大する。また、この方式で
は、データの入出力は並列分を単位として行わなければ
ならず、並列分を下回る単位のデータの入出力はできな
い。このため並列度を上げると機能上の自由度が低下す
る。これらの理由により並列度、つまり多重度は２程度
に制限される。
【０００８】このように上記２方式はどちらもデータの
多重度を上げることにより、高速化することができる
が、各々の理由により多重度には限界がある。内部処理
の多重化をさらに進め、入出力の高速化を図るために、
上記２方式の併用が考えられる。つまり、パイプライン
方式での一部または全部のステージにおいてプリフェッ
チ方式を採用する方式であり、パイプライン、プリフェ
ッチ併用方式（以下、併用方式）と呼ぶ。
多重度を上げることにより、高速化することができる
が、各々の理由により多重度には限界がある。内部処理
の多重化をさらに進め、入出力の高速化を図るために、
上記２方式の併用が考えられる。つまり、パイプライン
方式での一部または全部のステージにおいてプリフェッ
チ方式を採用する方式であり、パイプライン、プリフェ
ッチ併用方式（以下、併用方式）と呼ぶ。
【０００９】メモリの内部処理は読み出し時には、
（１）外部信号（コマンド、アドレス）のラッチおよび
これらの処理、（２）セルアレイからデータの読み出
し、（３）外部へのデータ出力の順で行われる。また、
書き込み時には（１）外部信号（コマンド、アドレス、
データ）のラッチおよびこれらの処理、（２）セルアレ
イへのデータの書き込みの順で行われる。
（１）外部信号（コマンド、アドレス）のラッチおよび
これらの処理、（２）セルアレイからデータの読み出
し、（３）外部へのデータ出力の順で行われる。また、
書き込み時には（１）外部信号（コマンド、アドレス、
データ）のラッチおよびこれらの処理、（２）セルアレ
イへのデータの書き込みの順で行われる。
【００１０】ここで、読み出し時における外部へのデー
タ出力、および、書き込み時におけるデータのラッチ
は、外部との信号のやりとりであるので、プリフェッチ
で多重化することはできない。これに対しセルアレイに
対する入出力は、入出力経路を多重化することにより、
プリフェッチによる多重化が可能である。また、コマン
ドのラッチおよび処理については、１つのコマンドに対
してプリフェッチ分の複数のデータを入出力することが
決定しているので、処理系統は１つでも、複数のデータ
に対する処理が行われることになる。アドレスのラッチ
および処理についても同様に、１つの外部アドレスに対
してプリフェッチ分の複数データに対する内部アドレス
を決定することができる。
タ出力、および、書き込み時におけるデータのラッチ
は、外部との信号のやりとりであるので、プリフェッチ
で多重化することはできない。これに対しセルアレイに
対する入出力は、入出力経路を多重化することにより、
プリフェッチによる多重化が可能である。また、コマン
ドのラッチおよび処理については、１つのコマンドに対
してプリフェッチ分の複数のデータを入出力することが
決定しているので、処理系統は１つでも、複数のデータ
に対する処理が行われることになる。アドレスのラッチ
および処理についても同様に、１つの外部アドレスに対
してプリフェッチ分の複数データに対する内部アドレス
を決定することができる。
【００１１】このように各処理で、プリフェッチの有無
が異なるので、併用方式の場合、この処理時間でステー
ジを区切ることになる。このとき、各処理が複数のステ
ージによって構成されるのは構わない。
が異なるので、併用方式の場合、この処理時間でステー
ジを区切ることになる。このとき、各処理が複数のステ
ージによって構成されるのは構わない。
【００１２】以下、この併用方式の従来例について説明
する。
する。
【００１３】図３は従来例を示す回路図、図４は従来例
の動作を示すタイミング図である。
の動作を示すタイミング図である。
【００１４】図４の従来例はアドレス入力からアドレス
の内部処理を行う第１のステージと、内部処理されたア
ドレスで示されるセルに対してデータの入出力を行う第
２のステージを含んでいる。実際には読み出し時にはこ
の後、データを出力するまでの処理を行うステージが必
要であるが、本発明部分とは関係がないので、ここでは
省略されている。
の内部処理を行う第１のステージと、内部処理されたア
ドレスで示されるセルに対してデータの入出力を行う第
２のステージを含んでいる。実際には読み出し時にはこ
の後、データを出力するまでの処理を行うステージが必
要であるが、本発明部分とは関係がないので、ここでは
省略されている。
【００１５】第２のステージは２ビットのプリフェッチ
動作を行う。このため、同時に動作する２つのライトア
ンプ９，１０と、それぞれに接続されるデータラッチ回
路５，６を備えている。データラッチ回路５，６に対す
る入力は、ラッチパルス発生回路４’から出力されるラ
ッチ信号ＬＰ０，ＬＰ１によってそれぞれ行われる。
動作を行う。このため、同時に動作する２つのライトア
ンプ９，１０と、それぞれに接続されるデータラッチ回
路５，６を備えている。データラッチ回路５，６に対す
る入力は、ラッチパルス発生回路４’から出力されるラ
ッチ信号ＬＰ０，ＬＰ１によってそれぞれ行われる。
【００１６】本従来例は２ビットのプリフェッチ動作と
したが、さらに多数のビットの並列動作としても構わな
い。
したが、さらに多数のビットの並列動作としても構わな
い。
【００１７】書き込み時、時間Ｔ０において、基準クロ
ック信号ＣＬＫによって、書き込みコマンド信号ＣＭＤ
と、外部アドレス端子からは、バースト動作で最初に書
き込むべきアドレス（外部アドレス信号）が入力され
る。
ック信号ＣＬＫによって、書き込みコマンド信号ＣＭＤ
と、外部アドレス端子からは、バースト動作で最初に書
き込むべきアドレス（外部アドレス信号）が入力され
る。
【００１８】外部アドレスＥＡが入力されるのは、コマ
ンド入力時のみである。
ンド入力時のみである。
【００１９】アドレスバッファ回路１は、外部アドレス
信号ＡＥ０をラッチし、これに基づいて内部アドレス発
生回路２がバースト動作を行うために、外部アドレス信
号ＥＡ０から内部アドレス信号ＩＡ０を生成する。内部
アドレス信号ＩＡ０の生成にはある程度（数ｎｓ）の時
間を要する。
信号ＡＥ０をラッチし、これに基づいて内部アドレス発
生回路２がバースト動作を行うために、外部アドレス信
号ＥＡ０から内部アドレス信号ＩＡ０を生成する。内部
アドレス信号ＩＡ０の生成にはある程度（数ｎｓ）の時
間を要する。
【００２０】外部アドレス入力と同時に最初に書き込ま
れるべきデータＥＤ０がデータインフバッファ回路３に
入力される。このデータはバーストの先頭データであ
る。このデータは、データラッチ回路５または６に入力
される。どちらのデータラッチ回路に入力するかで、ラ
イトアンプ９，１０のどちらに書き込むか、また、どの
メモリセルに書き込むかが決定される。したがって、デ
ータラッチ回路５，６にデータを格納するためにラッチ
信号ＬＰ０，ＬＰ１のどちらを活性化するかを判断する
ためには、アドレス信号ＩＡ０が必要になる。
れるべきデータＥＤ０がデータインフバッファ回路３に
入力される。このデータはバーストの先頭データであ
る。このデータは、データラッチ回路５または６に入力
される。どちらのデータラッチ回路に入力するかで、ラ
イトアンプ９，１０のどちらに書き込むか、また、どの
メモリセルに書き込むかが決定される。したがって、デ
ータラッチ回路５，６にデータを格納するためにラッチ
信号ＬＰ０，ＬＰ１のどちらを活性化するかを判断する
ためには、アドレス信号ＩＡ０が必要になる。
【００２１】先に述べたように、ある程度の時間（数ｎ
ｓ）がたたないと、内部アドレス信号ＩＡ０の生成が行
われない。したがって、これが終わるまで、データの格
納を待つことになる。
ｓ）がたたないと、内部アドレス信号ＩＡ０の生成が行
われない。したがって、これが終わるまで、データの格
納を待つことになる。
【００２２】ここでは、内部アドレス信号ＩＡ０の発生
を待って、これからデータＥＤ０をデータラッチ回路５
に格納している。
を待って、これからデータＥＤ０をデータラッチ回路５
に格納している。
【００２３】次の基準クロック信号においては、バース
ト２番目のデータＥＤ１が外部から入力される。データ
ＥＤ１はデータＥＤ０と同様の処理を経てデータラッチ
回路６に格納される。データラッチ回路５，６の出力は
それぞれデータバス７，８を通じてライトアンプ９，１
０により対をなしてメモリセルアレイ１１に書き込まれ
る。
ト２番目のデータＥＤ１が外部から入力される。データ
ＥＤ１はデータＥＤ０と同様の処理を経てデータラッチ
回路６に格納される。データラッチ回路５，６の出力は
それぞれデータバス７，８を通じてライトアンプ９，１
０により対をなしてメモリセルアレイ１１に書き込まれ
る。
【００２４】
【発明が解決しようとする課題】併用方式を含め、プリ
フェッチ方式では、チップ外部からシリアルに入力され
る複数のデータを内部では並列処理し、内部で並列に処
理されたデータをチップ外部にシリアルに出力するため
に、データのパラレル−シリアル変換を行う。
フェッチ方式では、チップ外部からシリアルに入力され
る複数のデータを内部では並列処理し、内部で並列に処
理されたデータをチップ外部にシリアルに出力するため
に、データのパラレル−シリアル変換を行う。
【００２５】通常、外部アドレス信号と第１のデータは
同時に外部から入力される。また、何番目のデータが、
並列処理されるデータの内、どれに対応するかは第１の
データと同時に入力されるアドレス信号によって決定さ
れる。
同時に外部から入力される。また、何番目のデータが、
並列処理されるデータの内、どれに対応するかは第１の
データと同時に入力されるアドレス信号によって決定さ
れる。
【００２６】したがって、従来例では外部から入力され
たアドレス信号が内部で処理されるまではパラレル→シ
リアル変換を行うことはできない。
たアドレス信号が内部で処理されるまではパラレル→シ
リアル変換を行うことはできない。
【００２７】読み出し時には、データのパラレル→シリ
アル変換は、セルアレイのアクセス後に行われる。セル
アレイをアクセスするためには、アドレス信号の内部処
理を終了していなくてはならない。したがって、パラレ
ル→シリアル変換時には既にアドレス信号の内部処理は
終了しているので問題はない。
アル変換は、セルアレイのアクセス後に行われる。セル
アレイをアクセスするためには、アドレス信号の内部処
理を終了していなくてはならない。したがって、パラレ
ル→シリアル変換時には既にアドレス信号の内部処理は
終了しているので問題はない。
【００２８】しかし、書き込み時には、セルアレイのア
クセス時にアクセスされる全てのデータがプリフェッチ
されていなければならないため、この前にシリアル→パ
ラレル変換が終了しなければならない。変換されるデー
タはシリアル入力される。したがって、最終データの変
換をセルアレイのアクセス時に間に合わせるためには、
それより前に入力されるデータは、最終データより早い
時間に変換を行なう必要がある。
クセス時にアクセスされる全てのデータがプリフェッチ
されていなければならないため、この前にシリアル→パ
ラレル変換が終了しなければならない。変換されるデー
タはシリアル入力される。したがって、最終データの変
換をセルアレイのアクセス時に間に合わせるためには、
それより前に入力されるデータは、最終データより早い
時間に変換を行なう必要がある。
【００２９】このため、書き込み時にはシリアル→パラ
レル変換を行うために、アドレス内部処理はセルアレイ
のアクセスに先んじて行う必要がある。
レル変換を行うために、アドレス内部処理はセルアレイ
のアクセスに先んじて行う必要がある。
【００３０】逆に、アドレス内部処理が、データが入力
されてからラッチされるまでの時間より長い場合には、
データのラッチを遅らせる必要がある。このため、書き
込みの速度が遅くなる。
されてからラッチされるまでの時間より長い場合には、
データのラッチを遅らせる必要がある。このため、書き
込みの速度が遅くなる。
【００３１】本発明の目的は、高速なバーストモードを
持つ半導体メモリを提供することである。
持つ半導体メモリを提供することである。
【００３２】
【課題を解決するための手段】本発明の半導体メモリ
は、バースト入力機能を持ち、内部データ処理におい
て、複数のデータラッチ回路を持ち、外部からシリアル
に入力されるデータを前記データラッチ回路に格納する
ことによりシリアル−パラレル変換を行い、バースト入
力の最初のデータは、外部から入力されるアドレス信号
とは無関係に、前記複数のデータラッチ回路の内、格納
される可能性のある回路に全て格納し、次データ以降
は、外部から入力されたアドレス信号にしたがって、そ
れぞれ、前記複数のデータラッチ回路の内の１つに格納
する。
は、バースト入力機能を持ち、内部データ処理におい
て、複数のデータラッチ回路を持ち、外部からシリアル
に入力されるデータを前記データラッチ回路に格納する
ことによりシリアル−パラレル変換を行い、バースト入
力の最初のデータは、外部から入力されるアドレス信号
とは無関係に、前記複数のデータラッチ回路の内、格納
される可能性のある回路に全て格納し、次データ以降
は、外部から入力されたアドレス信号にしたがって、そ
れぞれ、前記複数のデータラッチ回路の内の１つに格納
する。
【００３３】本発明の半導体メモリでは、外部アドレス
と同一の基準クロックをもって入力され、プリフェッチ
される内部アドレス信号が決定される以前にチップに入
力される第１のデータは、このデータをラッチする可能
性のあるラッチ回路全てにラッチする。次の基準クロッ
クでアドレスが決定された後、チップに入力される第２
以降のデータは、アドレス信号によってラッチされるべ
きラッチ回路のみに入力される。
と同一の基準クロックをもって入力され、プリフェッチ
される内部アドレス信号が決定される以前にチップに入
力される第１のデータは、このデータをラッチする可能
性のあるラッチ回路全てにラッチする。次の基準クロッ
クでアドレスが決定された後、チップに入力される第２
以降のデータは、アドレス信号によってラッチされるべ
きラッチ回路のみに入力される。
【００３４】これにより、第１のデータラッチ時に内部
でのアドレス信号処理が終了していなくても、第１のデ
ータ、第２以降のデータ共に外部からアドレスで指定さ
れるプリフェッチ回路にラッチされる。
でのアドレス信号処理が終了していなくても、第１のデ
ータ、第２以降のデータ共に外部からアドレスで指定さ
れるプリフェッチ回路にラッチされる。
【００３５】
【発明の実施の形態】 次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００３６】図１は本発明の一実施形態を示す回路図、
図２は本実施形態の動作を示すタイミング図である。
図２は本実施形態の動作を示すタイミング図である。
【００３７】本実施形態では、従来例と同様にアドレス
入力からアドレスの内部処理を行う第１のステージと、
内部処理されたアドレスで示されるセルに対してデータ
の入出力を行う第２のステージを含んでいる。実際には
読み出し時にはこの後、データを出力するまでの処理を
行う第３のステージが必要であるが、本発明に関係がな
いので、ここでは省略されている。また、本実施形態で
は本発明で最低必要なパイプライン構成を示したが、こ
れをさらに細分化したパイプライン構成にしても構わな
い。
入力からアドレスの内部処理を行う第１のステージと、
内部処理されたアドレスで示されるセルに対してデータ
の入出力を行う第２のステージを含んでいる。実際には
読み出し時にはこの後、データを出力するまでの処理を
行う第３のステージが必要であるが、本発明に関係がな
いので、ここでは省略されている。また、本実施形態で
は本発明で最低必要なパイプライン構成を示したが、こ
れをさらに細分化したパイプライン構成にしても構わな
い。
【００３８】第２のステージは２ビットのプリフェッチ
動作を行う。このため、同時に動作する２つのライトア
ンプ９，１０と、それぞれに接続されるデータラッチ回
路５，６を備えている。データラッチ回路５，６に対す
る入力は、ラッチパルス発生回路４から出力されるラッ
チ信号ＬＰ０，ＬＰ１によってそれぞれ行われる。
動作を行う。このため、同時に動作する２つのライトア
ンプ９，１０と、それぞれに接続されるデータラッチ回
路５，６を備えている。データラッチ回路５，６に対す
る入力は、ラッチパルス発生回路４から出力されるラッ
チ信号ＬＰ０，ＬＰ１によってそれぞれ行われる。
【００３９】本実施形態ビットのプリフェッチ動作とし
たが、さらに多数なビットの並列動作としても構わな
い。
たが、さらに多数なビットの並列動作としても構わな
い。
【００４０】次に、本実施形態の動作を図２のタイミン
グ図により説明する。
グ図により説明する。
【００４１】書き込み時、時間Ｔ０において、基準クロ
ック信号ＣＬＫによって、書き込みコマンド信号ＣＭＤ
と、バースト動作で最初に書き込むべきアドレス（外部
アドレス信号）が入力される。
ック信号ＣＬＫによって、書き込みコマンド信号ＣＭＤ
と、バースト動作で最初に書き込むべきアドレス（外部
アドレス信号）が入力される。
【００４２】外部アドレスＥＡが入力されるのは、コマ
ンド入力時のみである。
ンド入力時のみである。
【００４３】アドレスバッファ回路１は、外部アドレス
信号ＥＡ０をラッチし、これに基づいて内部アドレス発
生回路２が、バースト動作を行うために、外部アドレス
信号ＥＡ０から内部アドレス信号ＩＡ０を生成する。Ｉ
Ａ０の生成にはある程度（数ｎｓ）の時間を要する。
信号ＥＡ０をラッチし、これに基づいて内部アドレス発
生回路２が、バースト動作を行うために、外部アドレス
信号ＥＡ０から内部アドレス信号ＩＡ０を生成する。Ｉ
Ａ０の生成にはある程度（数ｎｓ）の時間を要する。
【００４４】外部アドレス入力と同時に最初に書き込ま
れるべきデータＥＤ０がデータインバッファ回路３に入
力される。このデータはバーストの先頭データである。
このデータは、ラッチ信号ＬＰ０，ＬＰ１により、双方
のデータデータラッチ回路５および６に入力される。し
たがって、この時点では双方のラッチ回路５，６の内容
は同一である。この動作はアドレス信号とは無関係に行
われるため、先に述べた外部アドレスＥＡ０からの内部
アドレス信号ＩＡ０の生成が行われていなくても構わな
い。
れるべきデータＥＤ０がデータインバッファ回路３に入
力される。このデータはバーストの先頭データである。
このデータは、ラッチ信号ＬＰ０，ＬＰ１により、双方
のデータデータラッチ回路５および６に入力される。し
たがって、この時点では双方のラッチ回路５，６の内容
は同一である。この動作はアドレス信号とは無関係に行
われるため、先に述べた外部アドレスＥＡ０からの内部
アドレス信号ＩＡ０の生成が行われていなくても構わな
い。
【００４５】次の基準クロック信号ＣＬＫにおいては、
バースト２番目のデータＥＤ１が外部から入力される。
データＥＤ１はデータＥＤ０と対をなしてセルアレイに
書き込まれる。この時点までには、内部アドレス信号Ｉ
Ａ０は生成を終えているので、データＥＤ１をラッチす
べきデータラッチ回路を決定することができる。ここで
は、ラッチ信号ＬＰ１によりデータＥＤ１をデータラッ
チ回路６にラッチする例を示した。したがって、データ
ラッチ回路５にはデータＥＤ０がラッチされたままであ
り、この時点において、２つのデータＥＤ０，ＥＤ１が
外部アドレス信号ＥＡ０にしたがって、それぞれ正しい
データラッチ回路５，６にラッチされ、これの出力がデ
ータバス７，８を通じて、ライトアンプ９，１０を動作
させることによって、それぞれのデータが正しく所望の
メモリセルに書き込まれることになる。この方法によ
り、内部アドレスＩＡ０が決定するまでデータＥＤ０の
処理を行えないという、従来例の欠点を回避できる。
バースト２番目のデータＥＤ１が外部から入力される。
データＥＤ１はデータＥＤ０と対をなしてセルアレイに
書き込まれる。この時点までには、内部アドレス信号Ｉ
Ａ０は生成を終えているので、データＥＤ１をラッチす
べきデータラッチ回路を決定することができる。ここで
は、ラッチ信号ＬＰ１によりデータＥＤ１をデータラッ
チ回路６にラッチする例を示した。したがって、データ
ラッチ回路５にはデータＥＤ０がラッチされたままであ
り、この時点において、２つのデータＥＤ０，ＥＤ１が
外部アドレス信号ＥＡ０にしたがって、それぞれ正しい
データラッチ回路５，６にラッチされ、これの出力がデ
ータバス７，８を通じて、ライトアンプ９，１０を動作
させることによって、それぞれのデータが正しく所望の
メモリセルに書き込まれることになる。この方法によ
り、内部アドレスＩＡ０が決定するまでデータＥＤ０の
処理を行えないという、従来例の欠点を回避できる。
【００４６】
【発明の効果】以上説明したように、本発明では、高速
なバストモードを持つ半導体メモリを提供することがで
きる。
なバストモードを持つ半導体メモリを提供することがで
きる。
【図１】本発明の一実施形態を示す回路図である。
【図２】図１の実施形態の動作を示すタイミング図であ
る。
る。
【図３】従来例を示す回路図である。
【図４】図３の従来例のタイミング図である。
１ アドレスバッファ回路 ２ 内部アドレス発生回路 ３ データインバッファ回路 ４、４’ ラッチパルス発生回路 ５，６ データラッチ回路 ７，８ データバス ９，１０ ライトアンプ １１ メモリセルアレイ ＣＬＫ 基準クロック信号 ＣＭＤ 書き込みコマンド信号 ＥＡ，ＥＡ０，ＥＡ１ 外部アドレス信号 ＥＤ，ＥＤ０，ＥＤ１ 外部データ信号 ＩＡ，ＩＡ０ 内部アドレス信号 ＬＰＯ、ＬＰ１ ラッチ信号 Ｔ０〜Ｔ９ 時間
Claims (1)
- 【請求項１】 バースト入力機能を持ち、内部データ処
理において、複数のデータラッチ回路を持ち、外部から
シリアルに入力されるデータを前記データラッチ回路に
格納することによりシリアル−パラレル変換を行い、前
記バースト入力の最初のデータは、外部から入力される
アドレス信号とは無関係に、前記複数のデータラッチ回
路の内、格納される可能性のある回路に全て格納し、次
データ以降は、外部から入力されたアドレス信号にした
がって、それぞれ、前記複数のデータラッチ回路の内の
１つに格納する半導体メモリ。
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|---|---|---|---|
| JP7206094A JP2817672B2 (ja) | 1995-08-11 | 1995-08-11 | 半導体メモリ |
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|---|---|---|---|
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Family Applications (1)
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-
1996
- 1996-07-30 US US08/688,440 patent/US5768212A/en not_active Expired - Fee Related
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- 1996-08-02 DE DE69616710T patent/DE69616710T2/de not_active Expired - Fee Related
- 1996-08-05 TW TW085109434A patent/TW318904B/zh not_active IP Right Cessation
- 1996-08-09 CN CN96109239A patent/CN1106019C/zh not_active Expired - Fee Related
- 1996-08-10 KR KR1019960033322A patent/KR100194571B1/ko not_active IP Right Cessation
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| CN1106019C (zh) | 2003-04-16 |
| TW318904B (ja) | 1997-11-01 |
| JPH0955089A (ja) | 1997-02-25 |
| CN1147135A (zh) | 1997-04-09 |
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| EP0762427A1 (en) | 1997-03-12 |
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