KR920012929A - 시스템 ic의 테스트 회로 - Google Patents

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KR920012929A
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    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor

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Abstract

내용 없음

Description

시스템 IC의 테스트 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 시스템 IC의 테스트를 위한 회로의 블럭도이다. 제2도는 제1도의 테스트통로 제어회로의 블럭도이다. 제3도는 제1도의 구체적인 일 실시예의 회로도이다.

Claims (10)

  1. 어드레스 버스, 데이타 버스, 콘트롤 버스를 가지는 n개의 블럭 IC를 집적한 시스템IC에 있어서, 어드레스버스로부터 제1데이타와 데이타버스로부터 제2데이타를 입력하여 제어신호를 출력하고 상기 제어신호에 응답하여 제1통로를 마련하기 위한 테스트 통로 제어수단과, 상기 제어신호에 응답하여 n개의 블럭 IC의 하나에 입출력과 외부의 입출력을 제1통로나 제2통로에 연결하고 상기 입출력이 고정되는 것이 아니라 부동적인 부동 입출력수단을 구비한 것을 특징으로 하는 시스템IC의 테스트 회로.
  2. 제1항에 있어서, 상기 테스트 통로 제어수단은 상기ℓ비트의 데이타 버스의 제1데이터와 상기K비트 어드레스 버스의 제2데이타를 입력하여 디코더 하고 상기 제2데이타의 입력이 두번 이상 있을 경우에 클럭신호를 발생하기 위한 클럭발생수단, 상기 클럭신호에 응답하여 상기 ℓ비트이 데이타 버스의 제3데이타를 저장하고 출력하기 위한 통로 선택데이타 저장수단, 상기 제3데이타를 입력하여 상기 제어신호를 발생하고 통로를 선택하는 통로선택수단을 구비한 것을 특징으로 하는 시스템 IC의 테스트 회로.
  3. 제2항에 있어서, 상기 클럭 발생부는 제1플립플롭과 제2플립플롭의 클럭단자에 상기 콘트롤 버스를 연결하고, 상기 디코더의 출력을 제1플립플롭의 입력단자에 연결하고 상기 제1플립플롭의 출력을 제2플립플롭의 입력단자에 연결하고 상기 제1플립플롭의 출력단자와 상기 제2플립플롭의 출력단자와 상기 콘트롤 버스를 입력하는 NAND게이트를 구비한 것을 특징으로 하는 시스템 IC의 테스트 회로.
  4. 제2항에 있어서, 상기 통로 선택 데이타 저장부는 상기 클럭 신호에 동기하는 상기 제1데이타의 비트수만큼의 데이타를 저장하기 위한 병-병렬 레지스터로 구성된 것을 특징으로 하는 시스템 IC의 테스트 회로.
  5. 제4항에 있어서, 상기 통로 선택부는 상기 제1데이타신호를 입력하여 디코더하여 제어신호를 발생하고 상기 제어신호의 제1상태에 응답하여 상기 제1통로를 연결하는 제1수단과 상기 제어신회의 제2상태에 응답하여 상기 제1통로를 연결하는 제2수단을 구비한 것을 특징으로 하는 시스템 IC의 테스트회로.
  6. 제5항에 있어서, 상기 부동 입출력 수단은 상기 제어신호의 제1상태에 응답하여 입출력 단자를 상기 제1통로에 연결하고 상기 제어신호의 제2상태에 응답하여 입출력단자를 상기 제2통로에 연결하는 제1수단과, 상기 제어신호의 제2상태에 응답하여 입출력단자를 상기 제1통로에 연결하고 상기 제어신호의 제1상태에 응답하여 입출력단자를 상기 제2통로에 연결하는 제2수단을 구비한 것을 특징으로 하는 시스템 IC의 테스트 회로.
  7. 제6항에 있어서, 상기 부동입출력 수단을 상기 제1수단과 상기 제2수단을 연결하여 구성한 것을 특징으로 하는 시스템 IC의 테스트 회로.
  8. 제7항에 있어서, 상기 제1수단과 상기 제2수단은 버퍼로 이루어진 것을 특징으로 하는 시스템 IC의 테스트회로.
  9. 제8항에 있어서, 상기 제1수단과 제2수단은 게이트로 이루어진 것을 특징으로 하는 시스템 IC의 테스트회로.
  10. 제9항에 있어서, 상기 제1, 제2플립플롭과 상기 레지스터는 D플립플롭으로 이루어진 것을 특징으로 하는 시스템 IC의 테스트 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019900021384A 1990-12-21 1990-12-21 시스템 ic의 테스트 회로 KR940001482B1 (ko)

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