KR960006008A - 병렬 테스트 회로를 포함한 메모리 소자 - Google Patents

병렬 테스트 회로를 포함한 메모리 소자 Download PDF

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KR960006008A
KR960006008A KR1019940017663A KR19940017663A KR960006008A KR 960006008 A KR960006008 A KR 960006008A KR 1019940017663 A KR1019940017663 A KR 1019940017663A KR 19940017663 A KR19940017663 A KR 19940017663A KR 960006008 A KR960006008 A KR 960006008A
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류덕현
조용철
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    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
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    • G—PHYSICS
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Abstract

본 발명은 다수의 링 수단(1 내지 n-1); 메모리셀 어레이(200)를 구비하는 메모리 소자에 있어서, 병렬 테스트 신호 발생수단(500); 상기 병렬 테스트 신호 발생 수단(500)으로 부터 병렬 테스트 신호(pt)가 발생하면 두 출력단에 동일한 값을 출력하는 적어도 하나의 어드레스 버퍼링 수단(n'); 디코딩 수단(100); 다수의 센스 증폭 수단(300); 상기 병렬 테스트 신호(pt)가 발생되면 상기 다수의 메모리 블럭 중 디코딩 수단(100)에 의하여 선택된 다수개의 메모리 블럭의 출력 데이타를 입력받아 해당 메모리 셀의 불량 유·무를 판단하는 적어도 하나의 출력 버퍼링 수단(400)을 구비하여, 메모리 소자의 불량 유·무 테스트 시 한 사이클에 다수의 메모리 블럭을 선택하여 테스트 함으로써 메모리 소자 테스트 속도를 향상시키는 특유의 효과가 있는 병렬 테스트 회로를 포함한 메모리 소자에 관한 것이다.

Description

병렬 테스트 회로를 포함한 메모리 소자
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 일실시예에 따른 병렬 테스트 회로를 포함한 SRAM을 간략하게 도시한 블럭도,
제4a도는 본 발명의 일실시예에 따른 병렬 테스트 신호 발생부의 상세 회로도,
제4b도는 본 발명의 일실시예에 따른 어드레스 버퍼의 상세 회로도.
제4c도는 본 발명의 일실시예에 따른 출력 버퍼의 상세 회로도.

Claims (2)

  1. 총 n비트의 입력 어드레스(A1 내지 An) 중 메모리 블럭을 선택하는 적어도 하나의 어드레스(An)를 제외한 나머지 어드레스를 각각 입력받아 칩 선택 신호(CS)에 따라 비반전 어드레스 및 반전 어드레스를 각각 출력하는 다수의 어드레스 버퍼링 수단(1 내지 n-1); 다수의 메모리 블럭으로 나뉘어져 있는 메모리셀 어레이를 구비하는 메모리 소자에 있어서, 메모리 소자내의 제어 신호의 상태가 정상적인 동작상태에서 나타날 수 없는 상태 중 어느 하나를 메모리 셀 테스트 상태로 하여, 이때 병렬 테스트 신호(pt)를 출력하는 병렬 테스트 신호 발생 수단(500); 상기 n비트의 입력 어드레스(A0 내지 An) 중 제외된 어드레스(An)를 각각 입력받아 칩 선택 신호(CS)를 따라 비반전 어드레스(An) 및 반전 어드레스()를 각각 출력하되, 상기 병렬 테스트 신호 발생 수단(500)으로 부터 병렬 테스트 신호(pt)가 발생하면 두 출력단에 동일한 값을 출력하는 적어도 하나의 어드레스 버퍼링 수단(n'); 상기 다수의 어드레스 버퍼링 수단(1 내지 n')의 출력값을 디코딩하는 디코딩 수단(100); 상기 메모리셀 어레이(200) 중에서 디코딩 수단(100)에 의해 선택된 메모리 블럭의 셀 데이타를 센싱 및 증폭하는 다수의 센스 증폭 수단(300); 출력 인에이블 신호(OE)에 따라 상기 센스 증폭 수단(300)으로 부터 출력되는 출력 데이타(S0 내지 Sm)를 입력받되, 상기 병렬 테스트 신호(pt)가 발생되면 상기 다수의메모리 블럭 중 디코딩 수단(100)에 의하여 선택된 다수개의 메모리 블럭의 출력 데이타를 입력받아 해당 메모리 셀의 불량 유·무를 판단하는 적어도 하나의 출력 버퍼링 수단(400)을 구비하는 것을 특징으로 하는 병렬 테스트 회로를 포함한 메모리 소자.
  2. 제1항에 있어서, 상기 병렬 테스트 신호 발생 수단(500)은 메모리 소자가 정상적인 동작 상태에서 표현될 수 없는 신호 형태인 칩 선택 신호(CS), 쓰기 인에이블 신호(WE), 출력 인에이블 신호(OE)가 각각 L, L, L일때 병렬 테스트 신호(pt)를 계속 출력하고, 칩 선택 신호(CS), 쓰기 인에이블 신호(WE), 출력 인에이블 신호(OE)가 각각 L, H, H일때 병렬 테스트 신호(pt)를 출력을 중단하도록 구성하는 것을 특징으로 하는 병렬 테스트 회로를 포함한 메모리 소자.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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KR100542470B1 (ko) * 1997-09-29 2006-04-06 지멘스 악티엔게젤샤프트 멀티뱅크메모리소자를위한뱅크인터로크설계와관련테스트모드수행을위한장치및방법

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