JPS62231508A - デイジタル遅延回路 - Google Patents
デイジタル遅延回路Info
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- JPS62231508A JPS62231508A JP61073896A JP7389686A JPS62231508A JP S62231508 A JPS62231508 A JP S62231508A JP 61073896 A JP61073896 A JP 61073896A JP 7389686 A JP7389686 A JP 7389686A JP S62231508 A JPS62231508 A JP S62231508A
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- 230000003111 delayed effect Effects 0.000 claims 2
- 230000015654 memory Effects 0.000 abstract description 27
- 238000005070 sampling Methods 0.000 abstract description 10
- 238000001514 detection method Methods 0.000 abstract description 7
- 238000006243 chemical reaction Methods 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 5
- 230000000630 rising effect Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
アナログ信号を遅延させる方法、特に比較的大きな遅延
量を得る方法としてインダクタンスとコンデンサを組合
わせたＬＣ回路による方法、ＢＢＤ（バッケットブリゲ
ードデバイス）による方法、およびディジタル遅延回路
による方法等が知られている。しかじ前２者は周波数特
性があり、特性の安定性の点で問題がある。本発明はこ
れらの方法のうちディジタル遅延回路の改良に関するも
のである。
量を得る方法としてインダクタンスとコンデンサを組合
わせたＬＣ回路による方法、ＢＢＤ（バッケットブリゲ
ードデバイス）による方法、およびディジタル遅延回路
による方法等が知られている。しかじ前２者は周波数特
性があり、特性の安定性の点で問題がある。本発明はこ
れらの方法のうちディジタル遅延回路の改良に関するも
のである。
（従来の技術）
ディジタル遅延回路では遅延素子としてシフトレジスタ
又はメモリ（ランダムアクセスメモリＲＡＭ）が使われ
るが、遅延時間を大きくとる場合はメモリが使われるこ
とが多い。第３図はメモリを使用した従来のディジタル
遅延回路の構成側図である。この図中の３１はサンプル
ホールド回路、３２はＡＤ変換器、３３はメモリ、３４
はレジスタ、３５はＤＡ変換器、３６はクロック発振器
、３７は分周器、３８はクロック発生器、３９はカウン
タ、４０は減算回路、４１は切替回路、４２は遅延量設
定信号、ＩＮはこの遅延回路のアナログ入力、ＯＵＴは
アナログ出力である。
又はメモリ（ランダムアクセスメモリＲＡＭ）が使われ
るが、遅延時間を大きくとる場合はメモリが使われるこ
とが多い。第３図はメモリを使用した従来のディジタル
遅延回路の構成側図である。この図中の３１はサンプル
ホールド回路、３２はＡＤ変換器、３３はメモリ、３４
はレジスタ、３５はＤＡ変換器、３６はクロック発振器
、３７は分周器、３８はクロック発生器、３９はカウン
タ、４０は減算回路、４１は切替回路、４２は遅延量設
定信号、ＩＮはこの遅延回路のアナログ入力、ＯＵＴは
アナログ出力である。
第３図においてＡＤ変換器３２の出力からＤＡ変換器３
５の入力までの信号は、アナログ信号をディジタル符号
化した並列複数ビットのディジタル信号であり、カウン
タ３９の出力および遅延設定信号４２からメモリ３３ま
での信号も並列ディジタル信号であるが、図では簡単に
１本の線で示しである。
５の入力までの信号は、アナログ信号をディジタル符号
化した並列複数ビットのディジタル信号であり、カウン
タ３９の出力および遅延設定信号４２からメモリ３３ま
での信号も並列ディジタル信号であるが、図では簡単に
１本の線で示しである。
第４図は第３図の各部波形図で、ａは発振器３６の出力
、ｂは分周器３７の出力、Ｃはクロック発生器３８から
メモリ３３への書込みパルス、ｄはカウンタ３９の出力
、ｅは切替回路４１の出力、ｒはＡＤ変換器３２の出力
が表わすアナログ電圧、ｇはレジスタ３４の出力で表わ
されるアナログ電圧である。入力信号はサンプルホール
ド回路３１で標本化され、ＡＤ変換器３２でディジタル
符号化されてメモリ３３に書込まれる。メモリ３３に書
込まれた信号は遅延して読み出され、レジスタ３４を経
てＤＡ変換器３５でアナログ信号に戻され出力ＯＵＴが
得られる。
、ｂは分周器３７の出力、Ｃはクロック発生器３８から
メモリ３３への書込みパルス、ｄはカウンタ３９の出力
、ｅは切替回路４１の出力、ｒはＡＤ変換器３２の出力
が表わすアナログ電圧、ｇはレジスタ３４の出力で表わ
されるアナログ電圧である。入力信号はサンプルホール
ド回路３１で標本化され、ＡＤ変換器３２でディジタル
符号化されてメモリ３３に書込まれる。メモリ３３に書
込まれた信号は遅延して読み出され、レジスタ３４を経
てＤＡ変換器３５でアナログ信号に戻され出力ＯＵＴが
得られる。
クロック発振器３６の出力（ａ波形）はメモリ３３の書
込みおよび読出しの繰返しの周波数（ｂ波形）の２倍の
周波数で、これを分周器３７で分周しｂ波形を得ている
。クロック発生器３８で作られるサンプルホールド回路
３１の標本化クロック、ＡＤ変換器３２の変換開始パル
ス、アドレス切替回路４１の切替信号およびレジスタ３
４のサンプリングクロックは第４図すと同じ波形である
。サンプルホールド回路３１およびＡＤ変換器３２では
波形の立上りで入力をホールドしＡＤ変換を行う。また
レジスタ３４も立上りでメモリ３３の出力をサンプリン
グする。
込みおよび読出しの繰返しの周波数（ｂ波形）の２倍の
周波数で、これを分周器３７で分周しｂ波形を得ている
。クロック発生器３８で作られるサンプルホールド回路
３１の標本化クロック、ＡＤ変換器３２の変換開始パル
ス、アドレス切替回路４１の切替信号およびレジスタ３
４のサンプリングクロックは第４図すと同じ波形である
。サンプルホールド回路３１およびＡＤ変換器３２では
波形の立上りで入力をホールドしＡＤ変換を行う。また
レジスタ３４も立上りでメモリ３３の出力をサンプリン
グする。
アドレス切替回路４１は切替信号がＨ（Ｈｉｇｈレベル
）のときカウンタ３９の出力を選択し、Ｌ（Ｌｏｗレベ
ル）のとき減算回路４０の出力を選択する。メモリ３３
は書込みパルスＣがＨのとき書込み動作をする。
）のときカウンタ３９の出力を選択し、Ｌ（Ｌｏｗレベ
ル）のとき減算回路４０の出力を選択する。メモリ３３
は書込みパルスＣがＨのとき書込み動作をする。
書込みパルスＣは第４図に示すように切替回路４１でカ
ウンタ３９の出力が選択されている時にＨになる。カウ
ンタ３９はＲＡＭ３３の容量に等しい周）υ１のカウン
タで、第４図では周期が４の例を示している。
ウンタ３９の出力が選択されている時にＨになる。カウ
ンタ３９はＲＡＭ３３の容量に等しい周）υ１のカウン
タで、第４図では周期が４の例を示している。
減算回路４０は信号の遅延のため書込みアドレスと読出
しアドレスをずらせるための回路で、カウンタ３９の値
から遅延量設定信号４２の値を減算する。
しアドレスをずらせるための回路で、カウンタ３９の値
から遅延量設定信号４２の値を減算する。
この減算はカウンタ３９のカウント周期を法とした減算
である。以上から遅延量設定信号４２を２としたときの
メモリアドレスは第４図ｅのようになり、メモリの入力
ｆに対して３サンプル遅延した出力ｇがレジスタ３４の
出力に得られる。従って遅延量設定信号４２は〔遅延量
−１〕に設定すればよい。
である。以上から遅延量設定信号４２を２としたときの
メモリアドレスは第４図ｅのようになり、メモリの入力
ｆに対して３サンプル遅延した出力ｇがレジスタ３４の
出力に得られる。従って遅延量設定信号４２は〔遅延量
−１〕に設定すればよい。
しかしこのような従来の遅延回路では、サンプリングク
ロックｂの周期の整数倍の間隔で遅延時間を選ばなけれ
ばならない。従って遅延時間をさらに細かく変更したい
場合にはサンプリング周波数を高（することが必要で、
かつ同じ遅延時間を得るにはサンプリング周波数に比例
してメモリの容量を増やす必要があり、経済的に著しく
高価になることが欠点である。
ロックｂの周期の整数倍の間隔で遅延時間を選ばなけれ
ばならない。従って遅延時間をさらに細かく変更したい
場合にはサンプリング周波数を高（することが必要で、
かつ同じ遅延時間を得るにはサンプリング周波数に比例
してメモリの容量を増やす必要があり、経済的に著しく
高価になることが欠点である。
（発明の具体的な目的）
本発明は従来の回路の前記のような欠点を取り除（ため
に行ったもので、メモリの書込み、読出しの一周期の間
を時間分割し、書込み周期（サンプリング周Ｕ）の整数
分の１の間隔で遅延時間を変更できるようにした。
に行ったもので、メモリの書込み、読出しの一周期の間
を時間分割し、書込み周期（サンプリング周Ｕ）の整数
分の１の間隔で遅延時間を変更できるようにした。
（発明の構成）
第１図は本発明を実施した遅延回路の構成側図である。
図中の１〜５はそれぞれ第３図の３１〜３５と同じサン
プルホールド回路、ＡＤ変換器、 ＲＡＭメモリ、レ
ジスタ、ＤＡ変換器である。６はクロック発振器、７は
分周器、８はクロック発生器、９と１０はカウンタ、１
１は減算回路、１２は切替回路、１３は一致検出回路、
１４と１５は遅延量設定信号である。
プルホールド回路、ＡＤ変換器、 ＲＡＭメモリ、レ
ジスタ、ＤＡ変換器である。６はクロック発振器、７は
分周器、８はクロック発生器、９と１０はカウンタ、１
１は減算回路、１２は切替回路、１３は一致検出回路、
１４と１５は遅延量設定信号である。
第１図から明らかなように本発明ではメモリの書込みお
よび読出しのアドレスを発生するカウンタが９と１０の
２個で構成され、一致検出回路１３が付加されているこ
とが特徴で、カウンタ１ｏは第３図のカウンタ３９と同
じ働きをするアドレス発生用のカウンタであり、カウン
タ９はメモリの書込み。
よび読出しのアドレスを発生するカウンタが９と１０の
２個で構成され、一致検出回路１３が付加されているこ
とが特徴で、カウンタ１ｏは第３図のカウンタ３９と同
じ働きをするアドレス発生用のカウンタであり、カウン
タ９はメモリの書込み。
読出しの１周期の時間を分割して読出しのタイミングを
細かく変更できるようにするためのカウンタである。こ
れらに対応して遅延量設定信号も２つに分かれていて、
１４は第３図の４２と同じく書込みアドレスと読出しア
ドレスをずらすための信号、１５はカウンタ９の出力と
一致検出回路１３において比較され、両者の値が一致し
た時にレジスタ４にサンプリングクロックを出力する。
細かく変更できるようにするためのカウンタである。こ
れらに対応して遅延量設定信号も２つに分かれていて、
１４は第３図の４２と同じく書込みアドレスと読出しア
ドレスをずらすための信号、１５はカウンタ９の出力と
一致検出回路１３において比較され、両者の値が一致し
た時にレジスタ４にサンプリングクロックを出力する。
その他の動作は第３図とほぼ同じである。
（発明の作用）
第２図は第１図の各部波形図であるが、カウンタ９は周
期を２とし、カウンタ１０は周期を４とした場合である
。第２図においてｈは発振器６の出力、ｉは分周器７の
出力、ｊはカウンタ９のカウント数、ｋはサンプルホー
ルド回路１およびＡＤ変換器２のクロック、ｋはＲＡＭ
３の書込みパルス、ｍはカウンタ１０のカウント数、ｎ
は切替回路１２からメモリ３へのアドレス、ｐは一致検
出回路１３の出力、ｑはＡＤ変換器２の出力で表される
アナログ電圧、ｒはレジスタ４の出力で表されるアナロ
グ電圧である。ただし第２図は遅延量設定信号１４が２
．信号１５が１の場合を示している。発振器６の発振周
波数はメモリの書込み、読み出しの繰り返し周期を分割
した間隔に対応した周波数の２倍の周波数で、これは分
周器７で％に分周される（ｈ−＝ｉ）。この出力ｉはカ
ウンタ９に入力すると同時に切替回路１２の切替信号と
なり、ｉがＨレベルのときはカウンタ１０の出力を、Ｌ
レベルのときは減算回路１１の出力をそれぞれ選択し出
力させる。カウンタ９の値は前記のようにｊのようにな
り、この出力はカウンタ１０の入力および一致検出回路
の入力となって読み出しタイミングの検出に使われると
同時に、クロック発生回路８にも送られサンプルホール
ド回路１およびＡＤ変換器２のクロックにとメモリ３の
書込みパルスｌを発生する。
期を２とし、カウンタ１０は周期を４とした場合である
。第２図においてｈは発振器６の出力、ｉは分周器７の
出力、ｊはカウンタ９のカウント数、ｋはサンプルホー
ルド回路１およびＡＤ変換器２のクロック、ｋはＲＡＭ
３の書込みパルス、ｍはカウンタ１０のカウント数、ｎ
は切替回路１２からメモリ３へのアドレス、ｐは一致検
出回路１３の出力、ｑはＡＤ変換器２の出力で表される
アナログ電圧、ｒはレジスタ４の出力で表されるアナロ
グ電圧である。ただし第２図は遅延量設定信号１４が２
．信号１５が１の場合を示している。発振器６の発振周
波数はメモリの書込み、読み出しの繰り返し周期を分割
した間隔に対応した周波数の２倍の周波数で、これは分
周器７で％に分周される（ｈ−＝ｉ）。この出力ｉはカ
ウンタ９に入力すると同時に切替回路１２の切替信号と
なり、ｉがＨレベルのときはカウンタ１０の出力を、Ｌ
レベルのときは減算回路１１の出力をそれぞれ選択し出
力させる。カウンタ９の値は前記のようにｊのようにな
り、この出力はカウンタ１０の入力および一致検出回路
の入力となって読み出しタイミングの検出に使われると
同時に、クロック発生回路８にも送られサンプルホール
ド回路１およびＡＤ変換器２のクロックにとメモリ３の
書込みパルスｌを発生する。
カウンタ１０の出力ｍおよび減算回路１１の動作は前記
第３図の回路のカウンタ３９の出力ｄおよび減算回路４
０の動作と同様であり、切替回路１２の切替信号はｉの
波形であるからめ３のアドレスはｎのようになる。−数
構出回路１３はカウンタ９の出力と設定信号１５とが一
致したときにパルスｐを出力する。従って、レジスタ４
の出力はｒのようになり、第３図の回路の２の間福で遅
延時間を変更できる。
第３図の回路のカウンタ３９の出力ｄおよび減算回路４
０の動作と同様であり、切替回路１２の切替信号はｉの
波形であるからめ３のアドレスはｎのようになる。−数
構出回路１３はカウンタ９の出力と設定信号１５とが一
致したときにパルスｐを出力する。従って、レジスタ４
の出力はｒのようになり、第３図の回路の２の間福で遅
延時間を変更できる。
以上は書込み、読み出し周期を２分割した例を説明した
が、分割数を増やす、すなわちカウンタ９の分周比であ
るカウント数ｊを大きくすることによって、さらに細か
い時間間隔で遅延時間を変更することができる。また遅
延量の設定は１４．１５の入力によって決まる。
が、分割数を増やす、すなわちカウンタ９の分周比であ
るカウント数ｊを大きくすることによって、さらに細か
い時間間隔で遅延時間を変更することができる。また遅
延量の設定は１４．１５の入力によって決まる。
（発明の効果）
本発明によってＡＤ変換とＤＡ変換のサンプリング周波
数を換えることなく、遅延時間の変更段階を細かくする
ことができ、その間メモリの容量を増加させる必要もな
い。従って遅延時間を微調整したいという用途にディジ
タル遅延回路を用いる場合などにおいて大きな効果があ
る。
数を換えることなく、遅延時間の変更段階を細かくする
ことができ、その間メモリの容量を増加させる必要もな
い。従って遅延時間を微調整したいという用途にディジ
タル遅延回路を用いる場合などにおいて大きな効果があ
る。
第１図は本発明を実施した遅延回路の構成例図、第２図
は第１図の各部波形図、第３図は従来のディジタル遅延
回路の構成例図、第４図は第３図の各部波形図である。 １．３１・・・サンプルホールド回路、 ２，３２・・
・ＡＤ変換器、 ３．３３・・・メモリ（ＲＡＭ）４．
３４・・・レジスタ、 ５，３５・・・ＤＡ変換器、６
．３６・・・クロック発振器、 ７，３７・・・分周器
、８．３８・・・クロック発生器、 ９．１０．３９・
・・カウンタ、 １１．４０・・・減算回路、 １２．
４１・・・切替回路、１３・・・−数構出回路、 １４
．１５．４２・・・遅延量設定信号入力。
は第１図の各部波形図、第３図は従来のディジタル遅延
回路の構成例図、第４図は第３図の各部波形図である。 １．３１・・・サンプルホールド回路、 ２，３２・・
・ＡＤ変換器、 ３．３３・・・メモリ（ＲＡＭ）４．
３４・・・レジスタ、 ５，３５・・・ＤＡ変換器、６
．３６・・・クロック発振器、 ７，３７・・・分周器
、８．３８・・・クロック発生器、 ９．１０．３９・
・・カウンタ、 １１．４０・・・減算回路、 １２．
４１・・・切替回路、１３・・・−数構出回路、 １４
．１５．４２・・・遅延量設定信号入力。
Claims (1)
- 入力アナログ信号をアナログ／ディジタル（ＡＤ）変換
してディジタル符号化したものを記憶装置に書込み、遅
延させて読出しかつディジタル／アナログ（ＤＡ）変換
して遅延したアナログ信号を得るディジタル遅延回路に
おいて、前記記憶装置の書込み読出しの１周期の時間を
分割し、その分割した時間単位で読出しうる回路を設け
て、書込み周期の整数分の１の間隔で遅延時間を変更で
きるようにしたことを特徴とするディジタル遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61073896A JPS62231508A (ja) | 1986-03-31 | 1986-03-31 | デイジタル遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61073896A JPS62231508A (ja) | 1986-03-31 | 1986-03-31 | デイジタル遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62231508A true JPS62231508A (ja) | 1987-10-12 |
Family
ID=13531423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61073896A Pending JPS62231508A (ja) | 1986-03-31 | 1986-03-31 | デイジタル遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62231508A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02279015A (ja) * | 1989-04-20 | 1990-11-15 | Sanyo Electric Co Ltd | 遅延回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5033748A (ja) * | 1973-07-26 | 1975-04-01 |
-
1986
- 1986-03-31 JP JP61073896A patent/JPS62231508A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5033748A (ja) * | 1973-07-26 | 1975-04-01 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02279015A (ja) * | 1989-04-20 | 1990-11-15 | Sanyo Electric Co Ltd | 遅延回路 |
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