JPH08181541A - デジタル周波数シンセサイザ - Google Patents
デジタル周波数シンセサイザInfo
- Publication number
- JPH08181541A JPH08181541A JP33606794A JP33606794A JPH08181541A JP H08181541 A JPH08181541 A JP H08181541A JP 33606794 A JP33606794 A JP 33606794A JP 33606794 A JP33606794 A JP 33606794A JP H08181541 A JPH08181541 A JP H08181541A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- delay
- frequency
- selector
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 本発明は、クロックｆclk周波数にいたる高
い周波数まで利用可能な高分解能なデジタル方式のクロ
ック周波数を発生する。 【構成】 ディレイセレクタ２０からのクロックｆx毎
に、Δ位相量８２ａを加算してラッチした加算値８２ad
rデータを出力する位相アキュームレータ８２を設け、
位相アキュームレータ８２からの加算値８２adrデータ
を受けて、次の周期時間Ｔxを決める為のコード選択信
号１０selを、ディレイセレクタ２０へ供給する変換テ
ーブル１０を設け、変換テーブル１０からのコード値選
択信号１０selを受けて、ディレイセレクタ２０内にあ
る多数の遅延群２２ａ〜２２ｎの中から、前回出力した
クロックｆxのタイミング位置から、クロックｆxの周期
時間Ｔx後のタイミングクロックを出力するディレイセ
レクタ２０を設ける。
い周波数まで利用可能な高分解能なデジタル方式のクロ
ック周波数を発生する。 【構成】 ディレイセレクタ２０からのクロックｆx毎
に、Δ位相量８２ａを加算してラッチした加算値８２ad
rデータを出力する位相アキュームレータ８２を設け、
位相アキュームレータ８２からの加算値８２adrデータ
を受けて、次の周期時間Ｔxを決める為のコード選択信
号１０selを、ディレイセレクタ２０へ供給する変換テ
ーブル１０を設け、変換テーブル１０からのコード値選
択信号１０selを受けて、ディレイセレクタ２０内にあ
る多数の遅延群２２ａ〜２２ｎの中から、前回出力した
クロックｆxのタイミング位置から、クロックｆxの周期
時間Ｔx後のタイミングクロックを出力するディレイセ
レクタ２０を設ける。
Description
【０００１】
【産業上の利用分野】この発明は、基準のクロック周波
数源を使用して、これと同一精度を有する任意の周波数
のクロック発生器に関する。
数源を使用して、これと同一精度を有する任意の周波数
のクロック発生器に関する。
【０００２】
【従来の技術】従来技術の例としては、出力周波数の切
替え時にセットリング時間が不要な、周波数シンセサイ
ザ構成により、デジタル制御により任意のクロック周波
数を発生する例がある。これについて、図３を参照して
説明する。本回路は、固定周波数リファレンス８０と、
位相アキュームレータ８２と、ＳＩＮ振幅変換器８５
と、ＤＡコンバータ８６と、ＬＰＦ８８と、コンパレー
タ９０とで構成している。
替え時にセットリング時間が不要な、周波数シンセサイ
ザ構成により、デジタル制御により任意のクロック周波
数を発生する例がある。これについて、図３を参照して
説明する。本回路は、固定周波数リファレンス８０と、
位相アキュームレータ８２と、ＳＩＮ振幅変換器８５
と、ＤＡコンバータ８６と、ＬＰＦ８８と、コンパレー
タ９０とで構成している。
【０００３】固定周波数リファレンス８０は、例えば水
晶発振による安定した基準周波数源のクロックｆclkを
各部に供給する。位相アキュームレータ８２は、例えば
Ｎ＝２４ビット長のクロックに同期した加算器であり、
加算器８３とＦＦ８４とで構成している。クロックfclk
毎に、現在の加算値８２adrに一定のΔ位相量８２ａを
加算することで、一定の傾斜を持つデータ列をＳＩＮ振
幅変換器８５に供給する。これにより、出力サイン波周
波数ｆoutは、ｆout＝（Δ位相量／２N）×ｆclkとして
決まる。ＳＩＮ振幅変換器８５は、上記データ列の中
で、上位１２ビットの位相情報データを受けて、１２ビ
ットのＳＩＮの振幅データに変換して出力する変換テー
ブルである。
晶発振による安定した基準周波数源のクロックｆclkを
各部に供給する。位相アキュームレータ８２は、例えば
Ｎ＝２４ビット長のクロックに同期した加算器であり、
加算器８３とＦＦ８４とで構成している。クロックfclk
毎に、現在の加算値８２adrに一定のΔ位相量８２ａを
加算することで、一定の傾斜を持つデータ列をＳＩＮ振
幅変換器８５に供給する。これにより、出力サイン波周
波数ｆoutは、ｆout＝（Δ位相量／２N）×ｆclkとして
決まる。ＳＩＮ振幅変換器８５は、上記データ列の中
で、上位１２ビットの位相情報データを受けて、１２ビ
ットのＳＩＮの振幅データに変換して出力する変換テー
ブルである。
【０００４】ＤＡコンバータ８６は、周波数ｆoutの階
段状サイン波形に変換するものであり、ＳＩＮ振幅変換
器８５からの１２ビット振幅データを受けて、クロック
ｆclkに同期してＤＡ変換したアナログの階段状サイン
波形をＬＰＦ８８に供給する。ＬＰＦ８８は、上記の階
段状のサイン波形を受けて、例えば、クロックｆclk以
上の周波数成分をフィルタ除去して、目的とするサイン
波形の周波数ｆsin信号を出力する。コンパレータ９０
は、上記サイン波周波数ｆsin信号を受けて、サイン波
形の０ｖを比較のスレッショルド・レベルとして矩形波
に変換するものであり、これにより、目的とする任意の
周波数の矩形波のクロック周波数ｆoutを出力する。
段状サイン波形に変換するものであり、ＳＩＮ振幅変換
器８５からの１２ビット振幅データを受けて、クロック
ｆclkに同期してＤＡ変換したアナログの階段状サイン
波形をＬＰＦ８８に供給する。ＬＰＦ８８は、上記の階
段状のサイン波形を受けて、例えば、クロックｆclk以
上の周波数成分をフィルタ除去して、目的とするサイン
波形の周波数ｆsin信号を出力する。コンパレータ９０
は、上記サイン波周波数ｆsin信号を受けて、サイン波
形の０ｖを比較のスレッショルド・レベルとして矩形波
に変換するものであり、これにより、目的とする任意の
周波数の矩形波のクロック周波数ｆoutを出力する。
【０００５】
【発明が解決しようとする課題】上記説明のようにＤＤ
Ｓ（Direct Digital Synthesizer）の例では、一旦サイ
ン波形に変換した後、コンパレータ９０のスレッショル
ド・レベルで矩形波に変換する手段である。この為、出
力クロック周波数ｆoutは、クロックｆclkを例えば数百
ＭＨｚとしても、発生可能なクロック周波数ｆoutは、
数十ＭＨｚが実用的な上限であり、高いクロック周波数
を発生することが困難であり、利用上の不便がある。そ
こで、本発明が解決しようとする課題は、固定周波数リ
ファレンス８０に至る高い周波数まで利用可能な高分解
能なデジタル方式のクロック周波数発生を目的とする。
Ｓ（Direct Digital Synthesizer）の例では、一旦サイ
ン波形に変換した後、コンパレータ９０のスレッショル
ド・レベルで矩形波に変換する手段である。この為、出
力クロック周波数ｆoutは、クロックｆclkを例えば数百
ＭＨｚとしても、発生可能なクロック周波数ｆoutは、
数十ＭＨｚが実用的な上限であり、高いクロック周波数
を発生することが困難であり、利用上の不便がある。そ
こで、本発明が解決しようとする課題は、固定周波数リ
ファレンス８０に至る高い周波数まで利用可能な高分解
能なデジタル方式のクロック周波数発生を目的とする。
【０００６】
【課題を解決する為の手段】上記課題を解決するため
に、本発明の構成では、ディレイセレクタ２０からのク
ロックｆx毎に、Δ位相量８２ａを加算してラッチした
加算値８２adrデータを出力する位相アキュームレータ
８２を設け、位相アキュームレータ８２からの加算値８
２adrデータを受けて、次の周期時間Ｔxを決める為のコ
ード選択信号１０selを、ディレイセレクタ２０へ供給
する変換テーブル１０を設け、変換テーブル１０からの
コード値選択信号１０selを受けて、ディレイセレクタ
２０内にある多数の遅延群２２ａ〜２２ｎの中から、前
回出力したクロックｆxのタイミング位置から、クロッ
クｆxの周期時間Ｔx後のタイミングクロックを出力する
ディレイセレクタ２０を設ける構成手段にする。これに
より、固定周波数リファレンス８０からの基準のクロッ
クｆclk信号を受け、出力クロックｆxの位相を進めるΔ
位相量８２ａデータを受けて、任意のクロックｆx信号
を出力する周波数シンセサイザを実現する。
に、本発明の構成では、ディレイセレクタ２０からのク
ロックｆx毎に、Δ位相量８２ａを加算してラッチした
加算値８２adrデータを出力する位相アキュームレータ
８２を設け、位相アキュームレータ８２からの加算値８
２adrデータを受けて、次の周期時間Ｔxを決める為のコ
ード選択信号１０selを、ディレイセレクタ２０へ供給
する変換テーブル１０を設け、変換テーブル１０からの
コード値選択信号１０selを受けて、ディレイセレクタ
２０内にある多数の遅延群２２ａ〜２２ｎの中から、前
回出力したクロックｆxのタイミング位置から、クロッ
クｆxの周期時間Ｔx後のタイミングクロックを出力する
ディレイセレクタ２０を設ける構成手段にする。これに
より、固定周波数リファレンス８０からの基準のクロッ
クｆclk信号を受け、出力クロックｆxの位相を進めるΔ
位相量８２ａデータを受けて、任意のクロックｆx信号
を出力する周波数シンセサイザを実現する。
【０００７】上記構成に、ディレイセレクタ２０からの
出力クロックｆxを１／Ｍに分周する分周器２５を追加
して設ける構成手段がある。これにより、クロックｆx
を１／Ｍに分周することで、低い周波数帯のクロックｆ
div信号を出力できる。また、上記構成に、外部の校正
起動３０cal信号を受けて、ディレイセレクタ２０の全
遅延量を測定して校正する遅延量測定校正部３０を設け
る構成手段がある。これにより、温度変動等によるキャ
リブレーションが実施でき、ディレイセレクタ２０の遅
延回路の変動を校正できる。
出力クロックｆxを１／Ｍに分周する分周器２５を追加
して設ける構成手段がある。これにより、クロックｆx
を１／Ｍに分周することで、低い周波数帯のクロックｆ
div信号を出力できる。また、上記構成に、外部の校正
起動３０cal信号を受けて、ディレイセレクタ２０の全
遅延量を測定して校正する遅延量測定校正部３０を設け
る構成手段がある。これにより、温度変動等によるキャ
リブレーションが実施でき、ディレイセレクタ２０の遅
延回路の変動を校正できる。
【０００８】
【作用】位相アキュームレータ８２は、ディレイセレク
タ２０からのクロック周波数ｆx毎に、Δ位相量８２ａ
を加算して次の加算値８２adrを出力することで、所望
の一定したクロック位相を進める作用がある。変換テー
ブル１０は、予め校正しておくことにより、所望の（Ｔ
0＋Δｔ）時間遅延量のコード選択信号１０selをディレ
イセレクタ２０へ与える役割を持つ。ディレイセレクタ
２０は、変換テーブル１０からのコード値選択信号１０
selを受けて、多数の遅延群２２ａ〜２２ｎの中から、
前回出力したクロックｆxのタイミング位置から、クロ
ックｆxの周期時間Ｔx＝Ｔ0＋Δｔ後の位置にあるクロ
ック信号を選択して出力する作用がある。これを順次行
うことにより、（Ｔ0＋Δｔ）周期、即ちクロックｆx周
波数でのクロックを連続して発生できる。
タ２０からのクロック周波数ｆx毎に、Δ位相量８２ａ
を加算して次の加算値８２adrを出力することで、所望
の一定したクロック位相を進める作用がある。変換テー
ブル１０は、予め校正しておくことにより、所望の（Ｔ
0＋Δｔ）時間遅延量のコード選択信号１０selをディレ
イセレクタ２０へ与える役割を持つ。ディレイセレクタ
２０は、変換テーブル１０からのコード値選択信号１０
selを受けて、多数の遅延群２２ａ〜２２ｎの中から、
前回出力したクロックｆxのタイミング位置から、クロ
ックｆxの周期時間Ｔx＝Ｔ0＋Δｔ後の位置にあるクロ
ック信号を選択して出力する作用がある。これを順次行
うことにより、（Ｔ0＋Δｔ）周期、即ちクロックｆx周
波数でのクロックを連続して発生できる。
【０００９】遅延量測定校正部３０は、現環境温度での
ディレイセレクタ２０の遅延量をキャリブレーションす
ることで、温度による出力クロックｆxの変動を無くす
る作用がある。分周器２５は、クロックｆxを１／Ｍに
分周することで、低い周波数帯のクロックｆdiv信号を
供給できる。これらにより、固定周波数リファレンス８
０にいたる高い周波数まで利用可能な、設定出力周波数
の切替え時にセットリング時間を必要としない、高分解
能なデジタル方式のクロック周波数発生を実現できる。
ディレイセレクタ２０の遅延量をキャリブレーションす
ることで、温度による出力クロックｆxの変動を無くす
る作用がある。分周器２５は、クロックｆxを１／Ｍに
分周することで、低い周波数帯のクロックｆdiv信号を
供給できる。これらにより、固定周波数リファレンス８
０にいたる高い周波数まで利用可能な、設定出力周波数
の切替え時にセットリング時間を必要としない、高分解
能なデジタル方式のクロック周波数発生を実現できる。
【００１０】
【実施例】本発明の実施例は、可変周波数のクロック発
生により、クロックｆclk周波数に至る高い周波数まで
利用可能な高分解能なデジタル方式のクロック周波数発
生回路構成の例である。これについて、図１と図２を参
照して説明する。本発明では、クロックｆclkに対して
所望単位ピッチの位相Δ８２ａを順次加算し、この位相
に対応したタイミングでクロックｆxを発生させ、これ
を連続的に行わせることで、任意の高分解能な可変クロ
ック周波数の発生手段としている。
生により、クロックｆclk周波数に至る高い周波数まで
利用可能な高分解能なデジタル方式のクロック周波数発
生回路構成の例である。これについて、図１と図２を参
照して説明する。本発明では、クロックｆclkに対して
所望単位ピッチの位相Δ８２ａを順次加算し、この位相
に対応したタイミングでクロックｆxを発生させ、これ
を連続的に行わせることで、任意の高分解能な可変クロ
ック周波数の発生手段としている。
【００１１】本回路は、図１に示すように、固定周波数
リファレンス８０と、位相アキュームレータ８２と、変
換テーブル１０と、ディレイセレクタ２０と、分周器２
５と、遅延量測定校正部３０とで構成している。この構
成で、固定周波数リファレンス８０と、位相アキューム
レータ８２は、従来と同様である。
リファレンス８０と、位相アキュームレータ８２と、変
換テーブル１０と、ディレイセレクタ２０と、分周器２
５と、遅延量測定校正部３０とで構成している。この構
成で、固定周波数リファレンス８０と、位相アキューム
レータ８２は、従来と同様である。
【００１２】ここで、出力すべき目的のクロック周波数
をｆxとし、その周期時間をＴxとし、クロックｆclkの
周期時間をＴ0とし、両者の周期時間の差をΔｔとす
る。即ちＴx＝Ｔ0＋Δｔとする。位相アキュームレータ
８２は、所望の一定したクロック位相をデジタル的に進
めるものである。ディレイセレクタ２０からのクロック
ｆxを受けて、このクロックｆx毎に、Δ位相量８２ａデ
ータと前回の加算値８２adrとを加算した加算値８２adr
をラッチ出力する。変換テーブル１０は、上記加算値８
２adrを受けて、次の周期時間Ｔx＝Ｔ0＋Δｔとなるコ
ード値選択信号１０selを、変換用テーブルから読みだ
してディレイセレクタ２０に供給するものであり、この
変換用テーブルには、例えば１０ビットアドレス空間
（≒１Ｋワード）の書き込み可能なメモリがあって、予
め遅延量測定校正部３０により校正して求めたコード値
が格納されている。
をｆxとし、その周期時間をＴxとし、クロックｆclkの
周期時間をＴ0とし、両者の周期時間の差をΔｔとす
る。即ちＴx＝Ｔ0＋Δｔとする。位相アキュームレータ
８２は、所望の一定したクロック位相をデジタル的に進
めるものである。ディレイセレクタ２０からのクロック
ｆxを受けて、このクロックｆx毎に、Δ位相量８２ａデ
ータと前回の加算値８２adrとを加算した加算値８２adr
をラッチ出力する。変換テーブル１０は、上記加算値８
２adrを受けて、次の周期時間Ｔx＝Ｔ0＋Δｔとなるコ
ード値選択信号１０selを、変換用テーブルから読みだ
してディレイセレクタ２０に供給するものであり、この
変換用テーブルには、例えば１０ビットアドレス空間
（≒１Ｋワード）の書き込み可能なメモリがあって、予
め遅延量測定校正部３０により校正して求めたコード値
が格納されている。
【００１３】ディレイセレクタ２０は、図２に示すよう
に、上記コード値選択信号１０selを受けて、前回出力
したクロックｆx出力タイミング位置から、クロックｆx
の周期時間Ｔx＝Ｔ0＋Δｔ後の位置にあるクロック信号
を選択して出力するものであり、これを順次行うことに
より、（Ｔ0＋Δｔ）周期、即ちクロックｆx周波数での
クロックを連続して発生できる。この回路は、多数の遅
延回路２２ａ〜２２ｎと、マルチプレクサ２８と、リタ
イミング用ＦＦ２７とで構成している。
に、上記コード値選択信号１０selを受けて、前回出力
したクロックｆx出力タイミング位置から、クロックｆx
の周期時間Ｔx＝Ｔ0＋Δｔ後の位置にあるクロック信号
を選択して出力するものであり、これを順次行うことに
より、（Ｔ0＋Δｔ）周期、即ちクロックｆx周波数での
クロックを連続して発生できる。この回路は、多数の遅
延回路２２ａ〜２２ｎと、マルチプレクサ２８と、リタ
イミング用ＦＦ２７とで構成している。
【００１４】遅延回路２２ａ〜２２ｎは、例えば１０２
４段の縦続接続した遅延回路２２ａ〜２２ｎを設けて、
この初段の遅延回路２２ａに連続したクロックｆclkを
与え、各遅延回路２２ａ〜２２ｎの出力端をマルチプレ
クサ２８に供給する。これにより、クロックｆclkの後
縁エッジ基準に対して、様々な遅延時間の信号が得られ
る。等価的に、遅延回路であるゲート一段の伝播遅延量
Ｔdより細かい分解能で微小遅延されたクロック信号を
マルチプレクサ２８へ供給する。ここで、上記微小遅延
について、クロックｆclk＝１００ＭＨｚ、即ち周期Ｔ0
＝１０ｎｓの例で説明する。ゲートアレイでこれら遅延
回路を形成した場合、ゲート１段当たりの伝播遅延量Ｔ
dは数十ピコ秒、例えばＴd＝１００ＰＳ（ピコ秒）であ
る為、これ未満の微小な遅延は得られない。しかし、ク
ロックｆclkの周期Ｔ0が、１０２４段の連続した縦続回
路に印加されているので、各段のタップ点でのクロック
ｆclkとの差は１０２４点存在し、それらは各々平均し
て存在すると仮定すると１０ｎｓ／１０２４≒１０ｐｓ
分解能の確率で存在することとなる。実際にはばらつき
があり、遅延量の分布は離散的に存在する。この為、実
用的な分解能としては２０〜５０ｐｓ程度が利用可能で
ある。これから、例えば２０ｐｓ分解能で０．００ｎｓ
から９．８０ｎｓの連続した遅延値を容易に取り出すこ
とができる。
４段の縦続接続した遅延回路２２ａ〜２２ｎを設けて、
この初段の遅延回路２２ａに連続したクロックｆclkを
与え、各遅延回路２２ａ〜２２ｎの出力端をマルチプレ
クサ２８に供給する。これにより、クロックｆclkの後
縁エッジ基準に対して、様々な遅延時間の信号が得られ
る。等価的に、遅延回路であるゲート一段の伝播遅延量
Ｔdより細かい分解能で微小遅延されたクロック信号を
マルチプレクサ２８へ供給する。ここで、上記微小遅延
について、クロックｆclk＝１００ＭＨｚ、即ち周期Ｔ0
＝１０ｎｓの例で説明する。ゲートアレイでこれら遅延
回路を形成した場合、ゲート１段当たりの伝播遅延量Ｔ
dは数十ピコ秒、例えばＴd＝１００ＰＳ（ピコ秒）であ
る為、これ未満の微小な遅延は得られない。しかし、ク
ロックｆclkの周期Ｔ0が、１０２４段の連続した縦続回
路に印加されているので、各段のタップ点でのクロック
ｆclkとの差は１０２４点存在し、それらは各々平均し
て存在すると仮定すると１０ｎｓ／１０２４≒１０ｐｓ
分解能の確率で存在することとなる。実際にはばらつき
があり、遅延量の分布は離散的に存在する。この為、実
用的な分解能としては２０〜５０ｐｓ程度が利用可能で
ある。これから、例えば２０ｐｓ分解能で０．００ｎｓ
から９．８０ｎｓの連続した遅延値を容易に取り出すこ
とができる。
【００１５】マルチプレクサ２８は、変換テーブル１０
からの選択信号１０selをフリップ・フロップ２７でリ
タイミングした後の選択信号を受けて、上記の微小分解
能の遅延量のクロック信号の中から、所望遅延量のクロ
ック信号を選択出力することで、所望のクロックｆxが
得られる。これを、位相アキュームレータ８２と分周器
２５へ出力する。
からの選択信号１０selをフリップ・フロップ２７でリ
タイミングした後の選択信号を受けて、上記の微小分解
能の遅延量のクロック信号の中から、所望遅延量のクロ
ック信号を選択出力することで、所望のクロックｆxが
得られる。これを、位相アキュームレータ８２と分周器
２５へ出力する。
【００１６】分周器２５は、低い周波数帯のクロック信
号も提供可能とするものであり、マルチプレクサ２８か
らのクロックｆxを受けて、１／Ｍに分周したクロック
ｆdivを出力する分周器である。Ｍは１以上の整数値と
する。ここで、Δｔの利用範囲は有限である。即ち、連
続したクロックｆclkを全遅延回路２２ａ〜２２ｎを連
続して通過させていることと、クロックがパルス幅を有
していることから有限であり、例えばクロックｆclkが
方形波の場合、周期Ｔ0の±５０％未満での利用制限が
ある。このことから、クロックｆxの出力周波数範囲
は、およそ、０．５×ｆclkから１．５×ｆclkのクロッ
クｆx周波数範囲を出力可能である。この為、０．５×
ｆclk以下のクロック信号に対しては、分周器２５によ
り１／Ｍ分周して低い周波数帯の所望のクロックｆdiv
周波数を出力可能としている。
号も提供可能とするものであり、マルチプレクサ２８か
らのクロックｆxを受けて、１／Ｍに分周したクロック
ｆdivを出力する分周器である。Ｍは１以上の整数値と
する。ここで、Δｔの利用範囲は有限である。即ち、連
続したクロックｆclkを全遅延回路２２ａ〜２２ｎを連
続して通過させていることと、クロックがパルス幅を有
していることから有限であり、例えばクロックｆclkが
方形波の場合、周期Ｔ0の±５０％未満での利用制限が
ある。このことから、クロックｆxの出力周波数範囲
は、およそ、０．５×ｆclkから１．５×ｆclkのクロッ
クｆx周波数範囲を出力可能である。この為、０．５×
ｆclk以下のクロック信号に対しては、分周器２５によ
り１／Ｍ分周して低い周波数帯の所望のクロックｆdiv
周波数を出力可能としている。
【００１７】遅延量測定校正部３０は、外部からの校正
起動３０calを受けて、ディレイセレクタ２０の現在の
環境温度での遅延回路全タップ点での遅延量を測定し、
これら全タップの遅延データから所望の遅延量のものの
セレクトコード値を上記変換テーブル１０の対応するメ
モリアドレスにセットするものであり、図２に示すよう
に、セレクタ３２、３３と、反転ゲート３４と、周波数
計数部３８と、校正制御部３６とで構成する例がある。
セレクタ３２は、ＦＦ２７に与える１０ビットのセレク
トコード信号を、変換テーブル１０側か、校正側かに切
替えるものである。セレクタ３３は、初段のゲート２２
ａに供給する信号を、クロックｆclk側か、校正ループ
側に切替えるかに切り替えるものである。両セレクタを
校正側に切り替えて校正を開始する。
起動３０calを受けて、ディレイセレクタ２０の現在の
環境温度での遅延回路全タップ点での遅延量を測定し、
これら全タップの遅延データから所望の遅延量のものの
セレクトコード値を上記変換テーブル１０の対応するメ
モリアドレスにセットするものであり、図２に示すよう
に、セレクタ３２、３３と、反転ゲート３４と、周波数
計数部３８と、校正制御部３６とで構成する例がある。
セレクタ３２は、ＦＦ２７に与える１０ビットのセレク
トコード信号を、変換テーブル１０側か、校正側かに切
替えるものである。セレクタ３３は、初段のゲート２２
ａに供給する信号を、クロックｆclk側か、校正ループ
側に切替えるかに切り替えるものである。両セレクタを
校正側に切り替えて校正を開始する。
【００１８】これにより、ディレイセレクタ２０は、反
転ゲート３４を介して反転しながらリング発振器を形成
し、選択された遅延経路でのループ遅延量で決まる周波
数で自由発振する。そして、セレクト信号を順次変えて
この発振周波数を周波数計数部３８で計数測定すること
により、個々のゲート２２ａ〜２２ｎの遅延量が正確に
求まる。この遅延量から、ｆxクロックの発生毎に、前
回のクロック発生タイミングからＴ0＋Δｔ時間後に次
のクロックを出力するセレクトコード値を上記校正で求
めたデータの中から選んで変換テーブル１０の対応する
メモリアドレス位置に順次セットしていく。上記の順次
セットするメモリアドレス位置は、位相アキュームレー
タ８２から出力される次のアドレス値８２adrであり、
これは、８２adr＝（現在のアドレス値）＋（Δ位相量
８２ａ）で算出される。このようにして変換テーブル１
０にセットした結果、等価的に周期Ｔx＝Ｔ0＋Δｔのク
ロックｆxを発生することができる。この校正終了後、
本来の周波数シンセサイザ動作状態に切替えを戻す。
転ゲート３４を介して反転しながらリング発振器を形成
し、選択された遅延経路でのループ遅延量で決まる周波
数で自由発振する。そして、セレクト信号を順次変えて
この発振周波数を周波数計数部３８で計数測定すること
により、個々のゲート２２ａ〜２２ｎの遅延量が正確に
求まる。この遅延量から、ｆxクロックの発生毎に、前
回のクロック発生タイミングからＴ0＋Δｔ時間後に次
のクロックを出力するセレクトコード値を上記校正で求
めたデータの中から選んで変換テーブル１０の対応する
メモリアドレス位置に順次セットしていく。上記の順次
セットするメモリアドレス位置は、位相アキュームレー
タ８２から出力される次のアドレス値８２adrであり、
これは、８２adr＝（現在のアドレス値）＋（Δ位相量
８２ａ）で算出される。このようにして変換テーブル１
０にセットした結果、等価的に周期Ｔx＝Ｔ0＋Δｔのク
ロックｆxを発生することができる。この校正終了後、
本来の周波数シンセサイザ動作状態に切替えを戻す。
【００１９】上記実施例の説明では、分周器２５を設け
て、０．５×ｆclk以下のクロック信号についても出力
するように構成した場合で説明したが、この０．５×ｆ
clk以下のクロック信号が不要なアプリケーションの場
合には、所望により削除した構成としても良く、同様に
して実施できる。
て、０．５×ｆclk以下のクロック信号についても出力
するように構成した場合で説明したが、この０．５×ｆ
clk以下のクロック信号が不要なアプリケーションの場
合には、所望により削除した構成としても良く、同様に
して実施できる。
【００２０】上記実施例の説明では、遅延量測定校正部
３０を設け、外部の校正起動３０calを受けて校正する
場合で説明していたが、ディレイセレクタ２０の温度が
一定の場合には、当初の設定値から変える必要がなく、
所望により、これを削除した構成としても良く、同様に
して実施できる。
３０を設け、外部の校正起動３０calを受けて校正する
場合で説明していたが、ディレイセレクタ２０の温度が
一定の場合には、当初の設定値から変える必要がなく、
所望により、これを削除した構成としても良く、同様に
して実施できる。
【００２１】
【発明の効果】本発明は、以上説明したように構成され
ているので、下記に記載されるような効果を奏する。位
相アキュームレータ８２は、ディレイセレクタ２０から
のクロック周波数ｆx毎に、Δ位相量８２ａを加算して
次の加算値８２adrを出力することで、次の単位クロッ
ク位相を進めるアドレスを生成する効果が得られる。変
換テーブル１０は、予め校正しておくことにより、位相
アキュームレータ８２からの加算値８２adrであるクロ
ックｆxの位相情報を受けて、（Ｔ0＋Δｔ）時間遅延量
のコード選択信号１０selに変換して出力する効果があ
る。ディレイセレクタ２０は、変換テーブル１０からの
コード値選択信号１０selを受けて、前回のクロックｆx
出力タイミングに対して、Ｔ0＋Δｔとなる次のクロッ
クｆx信号を出力する効果がある。遅延量測定校正部３
０は、現環境温度でのディレイセレクタ２０の遅延量を
測定して、所望の遅延量状態に変換テーブル１０を校正
する効果がある。分周器２５は、クロックｆxを１／Ｍ
に分周してクロックｆdivを出力することで、低い周波
数帯においても高分解能なデジタル方式のクロックｆdi
v周波数信号発生を実現できるこれらにより、クロック
ｆclk周波数にいたる高い周波数まで利用可能な高分解
能なデジタル方式のクロック周波数発生器を実現でき
る。
ているので、下記に記載されるような効果を奏する。位
相アキュームレータ８２は、ディレイセレクタ２０から
のクロック周波数ｆx毎に、Δ位相量８２ａを加算して
次の加算値８２adrを出力することで、次の単位クロッ
ク位相を進めるアドレスを生成する効果が得られる。変
換テーブル１０は、予め校正しておくことにより、位相
アキュームレータ８２からの加算値８２adrであるクロ
ックｆxの位相情報を受けて、（Ｔ0＋Δｔ）時間遅延量
のコード選択信号１０selに変換して出力する効果があ
る。ディレイセレクタ２０は、変換テーブル１０からの
コード値選択信号１０selを受けて、前回のクロックｆx
出力タイミングに対して、Ｔ0＋Δｔとなる次のクロッ
クｆx信号を出力する効果がある。遅延量測定校正部３
０は、現環境温度でのディレイセレクタ２０の遅延量を
測定して、所望の遅延量状態に変換テーブル１０を校正
する効果がある。分周器２５は、クロックｆxを１／Ｍ
に分周してクロックｆdivを出力することで、低い周波
数帯においても高分解能なデジタル方式のクロックｆdi
v周波数信号発生を実現できるこれらにより、クロック
ｆclk周波数にいたる高い周波数まで利用可能な高分解
能なデジタル方式のクロック周波数発生器を実現でき
る。
【００２２】
【図１】本発明の、周波数シンセサイザ方式のクロック
周波数発生器の回路構成図である。
周波数発生器の回路構成図である。
【図２】本発明の、ディレイセレクタ２０と遅延量測定
校正部３０の回路構成図である。
校正部３０の回路構成図である。
【図３】従来の、周波数シンセサイザ方式のクロック周
波数発生器の回路構成図である。
波数発生器の回路構成図である。
１０sel 選択信号 １０ 変換テーブル ２０ ディレイセレクタ ２２ａ〜２２ｎ 遅延回路 ２５ 分周器 ２７、８４ ＦＦ（フリップ・フロップ） ２８ マルチプレクサ ３０cal 校正起動 ３０ 遅延量測定校正部 ３２、３３ セレクタ ３４ 反転ゲート ３６ 校正制御部 ３８ 周波数計数部 ８０ 固定周波数リファレンス ８２ａ Δ位相量 ８２adr 加算値 ８２ 位相アキュームレータ ８３ 加算器 ８５ ＳＩＮ振幅変換器 ８６ ＤＡコンバータ ８８ ＬＰＦ（ローパス・フィルタ） ９０ コンパレータ ｆclk、ｆx、ｆdiv、ｆout クロック
Claims (3)
- 【請求項１】 基準のクロック（ｆclk）信号を受け、
出力クロック（ｆx）の位相を進めるΔ位相量（８２
ａ）データを受けて、任意のクロック（ｆx）信号を出
力する周波数シンセサイザにおいて、 ディレイセレクタ（２０）からのクロック（ｆx）毎
に、Δ位相量（８２ａ）を加算してラッチした加算値
（８２adr）データを出力する位相アキュームレータ
（８２）を設け、 位相アキュームレータ（８２）からの加算値（８２ad
r）データを受けて、次の周期時間（Ｔx）を決める為の
コード選択信号（１０sel）を、ディレイセレクタ（２
０）へ供給する変換テーブル（１０）を設け、 変換テーブル（１０）からのコード値選択信号（１０se
l）を受けて、前回出力したクロック（ｆx）のタイミン
グ位置から、クロック（ｆx）の周期時間（Ｔx）後のタ
イミングクロックを出力するディレイセレクタ（２０）
を設け、 以上を具備していることを特徴としたデジタル周波数シ
ンセサイザ。 - 【請求項２】 請求項１記載の構成手段に加えて、 ディレイセレクタ（２０）からの出力クロック（ｆx）
を１／Ｍに分周して出力する分周器（２５）を設け、 以上を具備していることを特徴としたデジタル周波数シ
ンセサイザ。 - 【請求項３】 請求項１記載の構成手段に加えて、 外部の校正起動（３０cal）信号を受けて、ディレイセ
レクタ（２０）の全遅延量を測定して校正する遅延量測
定校正部（３０）を設け、 以上を具備していることを特徴としたデジタル周波数シ
ンセサイザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33606794A JPH08181541A (ja) | 1994-12-22 | 1994-12-22 | デジタル周波数シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33606794A JPH08181541A (ja) | 1994-12-22 | 1994-12-22 | デジタル周波数シンセサイザ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08181541A true JPH08181541A (ja) | 1996-07-12 |
Family
ID=18295358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33606794A Pending JPH08181541A (ja) | 1994-12-22 | 1994-12-22 | デジタル周波数シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08181541A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008114307A1 (ja) * | 2007-03-16 | 2008-09-25 | Fujitsu Limited | 遅延回路及び該回路の試験方法 |
| US10577487B2 (en) | 2016-05-06 | 2020-03-03 | Canon Kabushiki Kaisha | Thermoplastic resin composition, molded article, and manufacturing method of molded article |
-
1994
- 1994-12-22 JP JP33606794A patent/JPH08181541A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008114307A1 (ja) * | 2007-03-16 | 2008-09-25 | Fujitsu Limited | 遅延回路及び該回路の試験方法 |
| US10577487B2 (en) | 2016-05-06 | 2020-03-03 | Canon Kabushiki Kaisha | Thermoplastic resin composition, molded article, and manufacturing method of molded article |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030610 |