JPH08181541A - デジタル周波数シンセサイザ - Google Patents

デジタル周波数シンセサイザ

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Publication number
JPH08181541A
JPH08181541A JP33606794A JP33606794A JPH08181541A JP H08181541 A JPH08181541 A JP H08181541A JP 33606794 A JP33606794 A JP 33606794A JP 33606794 A JP33606794 A JP 33606794A JP H08181541 A JPH08181541 A JP H08181541A
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JP
Japan
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clock
delay
frequency
selector
signal
Prior art date
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Pending
Application number
JP33606794A
Other languages
English (en)
Inventor
Yasuo Furukawa
靖夫 古川
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Advantest Corp
Original Assignee
Advantest Corp
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Filing date
Publication date
Application filed by Advantest Corp filed Critical Advantest Corp
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】 【目的】 本発明は、クロックfclk周波数にいたる高
い周波数まで利用可能な高分解能なデジタル方式のクロ
ック周波数を発生する。 【構成】 ディレイセレクタ20からのクロックfx毎
に、Δ位相量82aを加算してラッチした加算値82ad
rデータを出力する位相アキュームレータ82を設け、
位相アキュームレータ82からの加算値82adrデータ
を受けて、次の周期時間Txを決める為のコード選択信
号10selを、ディレイセレクタ20へ供給する変換テ
ーブル10を設け、変換テーブル10からのコード値選
択信号10selを受けて、ディレイセレクタ20内にあ
る多数の遅延群22a〜22nの中から、前回出力した
クロックfxのタイミング位置から、クロックfxの周期
時間Tx後のタイミングクロックを出力するディレイセ
レクタ20を設ける。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は、基準のクロック周波
数源を使用して、これと同一精度を有する任意の周波数
のクロック発生器に関する。
【0002】
【従来の技術】従来技術の例としては、出力周波数の切
替え時にセットリング時間が不要な、周波数シンセサイ
ザ構成により、デジタル制御により任意のクロック周波
数を発生する例がある。これについて、図3を参照して
説明する。本回路は、固定周波数リファレンス80と、
位相アキュームレータ82と、SIN振幅変換器85
と、DAコンバータ86と、LPF88と、コンパレー
タ90とで構成している。
【0003】固定周波数リファレンス80は、例えば水
晶発振による安定した基準周波数源のクロックfclkを
各部に供給する。位相アキュームレータ82は、例えば
N=24ビット長のクロックに同期した加算器であり、
加算器83とFF84とで構成している。クロックfclk
毎に、現在の加算値82adrに一定のΔ位相量82aを
加算することで、一定の傾斜を持つデータ列をSIN振
幅変換器85に供給する。これにより、出力サイン波周
波数foutは、fout=(Δ位相量/2N)×fclkとして
決まる。SIN振幅変換器85は、上記データ列の中
で、上位12ビットの位相情報データを受けて、12ビ
ットのSINの振幅データに変換して出力する変換テー
ブルである。
【0004】DAコンバータ86は、周波数foutの階
段状サイン波形に変換するものであり、SIN振幅変換
器85からの12ビット振幅データを受けて、クロック
fclkに同期してDA変換したアナログの階段状サイン
波形をLPF88に供給する。LPF88は、上記の階
段状のサイン波形を受けて、例えば、クロックfclk以
上の周波数成分をフィルタ除去して、目的とするサイン
波形の周波数fsin信号を出力する。コンパレータ90
は、上記サイン波周波数fsin信号を受けて、サイン波
形の0vを比較のスレッショルド・レベルとして矩形波
に変換するものであり、これにより、目的とする任意の
周波数の矩形波のクロック周波数foutを出力する。
【0005】
【発明が解決しようとする課題】上記説明のようにDD
S(Direct Digital Synthesizer)の例では、一旦サイ
ン波形に変換した後、コンパレータ90のスレッショル
ド・レベルで矩形波に変換する手段である。この為、出
力クロック周波数foutは、クロックfclkを例えば数百
MHzとしても、発生可能なクロック周波数foutは、
数十MHzが実用的な上限であり、高いクロック周波数
を発生することが困難であり、利用上の不便がある。そ
こで、本発明が解決しようとする課題は、固定周波数リ
ファレンス80に至る高い周波数まで利用可能な高分解
能なデジタル方式のクロック周波数発生を目的とする。
【0006】
【課題を解決する為の手段】上記課題を解決するため
に、本発明の構成では、ディレイセレクタ20からのク
ロックfx毎に、Δ位相量82aを加算してラッチした
加算値82adrデータを出力する位相アキュームレータ
82を設け、位相アキュームレータ82からの加算値8
2adrデータを受けて、次の周期時間Txを決める為のコ
ード選択信号10selを、ディレイセレクタ20へ供給
する変換テーブル10を設け、変換テーブル10からの
コード値選択信号10selを受けて、ディレイセレクタ
20内にある多数の遅延群22a〜22nの中から、前
回出力したクロックfxのタイミング位置から、クロッ
クfxの周期時間Tx後のタイミングクロックを出力する
ディレイセレクタ20を設ける構成手段にする。これに
より、固定周波数リファレンス80からの基準のクロッ
クfclk信号を受け、出力クロックfxの位相を進めるΔ
位相量82aデータを受けて、任意のクロックfx信号
を出力する周波数シンセサイザを実現する。
【0007】上記構成に、ディレイセレクタ20からの
出力クロックfxを1/Mに分周する分周器25を追加
して設ける構成手段がある。これにより、クロックfx
を1/Mに分周することで、低い周波数帯のクロックf
div信号を出力できる。また、上記構成に、外部の校正
起動30cal信号を受けて、ディレイセレクタ20の全
遅延量を測定して校正する遅延量測定校正部30を設け
る構成手段がある。これにより、温度変動等によるキャ
リブレーションが実施でき、ディレイセレクタ20の遅
延回路の変動を校正できる。
【0008】
【作用】位相アキュームレータ82は、ディレイセレク
タ20からのクロック周波数fx毎に、Δ位相量82a
を加算して次の加算値82adrを出力することで、所望
の一定したクロック位相を進める作用がある。変換テー
ブル10は、予め校正しておくことにより、所望の(T
0+Δt)時間遅延量のコード選択信号10selをディレ
イセレクタ20へ与える役割を持つ。ディレイセレクタ
20は、変換テーブル10からのコード値選択信号10
selを受けて、多数の遅延群22a〜22nの中から、
前回出力したクロックfxのタイミング位置から、クロ
ックfxの周期時間Tx=T0+Δt後の位置にあるクロ
ック信号を選択して出力する作用がある。これを順次行
うことにより、(T0+Δt)周期、即ちクロックfx周
波数でのクロックを連続して発生できる。
【0009】遅延量測定校正部30は、現環境温度での
ディレイセレクタ20の遅延量をキャリブレーションす
ることで、温度による出力クロックfxの変動を無くす
る作用がある。分周器25は、クロックfxを1/Mに
分周することで、低い周波数帯のクロックfdiv信号を
供給できる。これらにより、固定周波数リファレンス8
0にいたる高い周波数まで利用可能な、設定出力周波数
の切替え時にセットリング時間を必要としない、高分解
能なデジタル方式のクロック周波数発生を実現できる。
【0010】
【実施例】本発明の実施例は、可変周波数のクロック発
生により、クロックfclk周波数に至る高い周波数まで
利用可能な高分解能なデジタル方式のクロック周波数発
生回路構成の例である。これについて、図1と図2を参
照して説明する。本発明では、クロックfclkに対して
所望単位ピッチの位相Δ82aを順次加算し、この位相
に対応したタイミングでクロックfxを発生させ、これ
を連続的に行わせることで、任意の高分解能な可変クロ
ック周波数の発生手段としている。
【0011】本回路は、図1に示すように、固定周波数
リファレンス80と、位相アキュームレータ82と、変
換テーブル10と、ディレイセレクタ20と、分周器2
5と、遅延量測定校正部30とで構成している。この構
成で、固定周波数リファレンス80と、位相アキューム
レータ82は、従来と同様である。
【0012】ここで、出力すべき目的のクロック周波数
をfxとし、その周期時間をTxとし、クロックfclkの
周期時間をT0とし、両者の周期時間の差をΔtとす
る。即ちTx=T0+Δtとする。位相アキュームレータ
82は、所望の一定したクロック位相をデジタル的に進
めるものである。ディレイセレクタ20からのクロック
fxを受けて、このクロックfx毎に、Δ位相量82aデ
ータと前回の加算値82adrとを加算した加算値82adr
をラッチ出力する。変換テーブル10は、上記加算値8
2adrを受けて、次の周期時間Tx=T0+Δtとなるコ
ード値選択信号10selを、変換用テーブルから読みだ
してディレイセレクタ20に供給するものであり、この
変換用テーブルには、例えば10ビットアドレス空間
(≒1Kワード)の書き込み可能なメモリがあって、予
め遅延量測定校正部30により校正して求めたコード値
が格納されている。
【0013】ディレイセレクタ20は、図2に示すよう
に、上記コード値選択信号10selを受けて、前回出力
したクロックfx出力タイミング位置から、クロックfx
の周期時間Tx=T0+Δt後の位置にあるクロック信号
を選択して出力するものであり、これを順次行うことに
より、(T0+Δt)周期、即ちクロックfx周波数での
クロックを連続して発生できる。この回路は、多数の遅
延回路22a〜22nと、マルチプレクサ28と、リタ
イミング用FF27とで構成している。
【0014】遅延回路22a〜22nは、例えば102
4段の縦続接続した遅延回路22a〜22nを設けて、
この初段の遅延回路22aに連続したクロックfclkを
与え、各遅延回路22a〜22nの出力端をマルチプレ
クサ28に供給する。これにより、クロックfclkの後
縁エッジ基準に対して、様々な遅延時間の信号が得られ
る。等価的に、遅延回路であるゲート一段の伝播遅延量
Tdより細かい分解能で微小遅延されたクロック信号を
マルチプレクサ28へ供給する。ここで、上記微小遅延
について、クロックfclk=100MHz、即ち周期T0
=10nsの例で説明する。ゲートアレイでこれら遅延
回路を形成した場合、ゲート1段当たりの伝播遅延量T
dは数十ピコ秒、例えばTd=100PS(ピコ秒)であ
る為、これ未満の微小な遅延は得られない。しかし、ク
ロックfclkの周期T0が、1024段の連続した縦続回
路に印加されているので、各段のタップ点でのクロック
fclkとの差は1024点存在し、それらは各々平均し
て存在すると仮定すると10ns/1024≒10ps
分解能の確率で存在することとなる。実際にはばらつき
があり、遅延量の分布は離散的に存在する。この為、実
用的な分解能としては20〜50ps程度が利用可能で
ある。これから、例えば20ps分解能で0.00ns
から9.80nsの連続した遅延値を容易に取り出すこ
とができる。
【0015】マルチプレクサ28は、変換テーブル10
からの選択信号10selをフリップ・フロップ27でリ
タイミングした後の選択信号を受けて、上記の微小分解
能の遅延量のクロック信号の中から、所望遅延量のクロ
ック信号を選択出力することで、所望のクロックfxが
得られる。これを、位相アキュームレータ82と分周器
25へ出力する。
【0016】分周器25は、低い周波数帯のクロック信
号も提供可能とするものであり、マルチプレクサ28か
らのクロックfxを受けて、1/Mに分周したクロック
fdivを出力する分周器である。Mは1以上の整数値と
する。ここで、Δtの利用範囲は有限である。即ち、連
続したクロックfclkを全遅延回路22a〜22nを連
続して通過させていることと、クロックがパルス幅を有
していることから有限であり、例えばクロックfclkが
方形波の場合、周期T0の±50%未満での利用制限が
ある。このことから、クロックfxの出力周波数範囲
は、およそ、0.5×fclkから1.5×fclkのクロッ
クfx周波数範囲を出力可能である。この為、0.5×
fclk以下のクロック信号に対しては、分周器25によ
り1/M分周して低い周波数帯の所望のクロックfdiv
周波数を出力可能としている。
【0017】遅延量測定校正部30は、外部からの校正
起動30calを受けて、ディレイセレクタ20の現在の
環境温度での遅延回路全タップ点での遅延量を測定し、
これら全タップの遅延データから所望の遅延量のものの
セレクトコード値を上記変換テーブル10の対応するメ
モリアドレスにセットするものであり、図2に示すよう
に、セレクタ32、33と、反転ゲート34と、周波数
計数部38と、校正制御部36とで構成する例がある。
セレクタ32は、FF27に与える10ビットのセレク
トコード信号を、変換テーブル10側か、校正側かに切
替えるものである。セレクタ33は、初段のゲート22
aに供給する信号を、クロックfclk側か、校正ループ
側に切替えるかに切り替えるものである。両セレクタを
校正側に切り替えて校正を開始する。
【0018】これにより、ディレイセレクタ20は、反
転ゲート34を介して反転しながらリング発振器を形成
し、選択された遅延経路でのループ遅延量で決まる周波
数で自由発振する。そして、セレクト信号を順次変えて
この発振周波数を周波数計数部38で計数測定すること
により、個々のゲート22a〜22nの遅延量が正確に
求まる。この遅延量から、fxクロックの発生毎に、前
回のクロック発生タイミングからT0+Δt時間後に次
のクロックを出力するセレクトコード値を上記校正で求
めたデータの中から選んで変換テーブル10の対応する
メモリアドレス位置に順次セットしていく。上記の順次
セットするメモリアドレス位置は、位相アキュームレー
タ82から出力される次のアドレス値82adrであり、
これは、82adr=(現在のアドレス値)+(Δ位相量
82a)で算出される。このようにして変換テーブル1
0にセットした結果、等価的に周期Tx=T0+Δtのク
ロックfxを発生することができる。この校正終了後、
本来の周波数シンセサイザ動作状態に切替えを戻す。
【0019】上記実施例の説明では、分周器25を設け
て、0.5×fclk以下のクロック信号についても出力
するように構成した場合で説明したが、この0.5×f
clk以下のクロック信号が不要なアプリケーションの場
合には、所望により削除した構成としても良く、同様に
して実施できる。
【0020】上記実施例の説明では、遅延量測定校正部
30を設け、外部の校正起動30calを受けて校正する
場合で説明していたが、ディレイセレクタ20の温度が
一定の場合には、当初の設定値から変える必要がなく、
所望により、これを削除した構成としても良く、同様に
して実施できる。
【0021】
【発明の効果】本発明は、以上説明したように構成され
ているので、下記に記載されるような効果を奏する。位
相アキュームレータ82は、ディレイセレクタ20から
のクロック周波数fx毎に、Δ位相量82aを加算して
次の加算値82adrを出力することで、次の単位クロッ
ク位相を進めるアドレスを生成する効果が得られる。変
換テーブル10は、予め校正しておくことにより、位相
アキュームレータ82からの加算値82adrであるクロ
ックfxの位相情報を受けて、(T0+Δt)時間遅延量
のコード選択信号10selに変換して出力する効果があ
る。ディレイセレクタ20は、変換テーブル10からの
コード値選択信号10selを受けて、前回のクロックfx
出力タイミングに対して、T0+Δtとなる次のクロッ
クfx信号を出力する効果がある。遅延量測定校正部3
0は、現環境温度でのディレイセレクタ20の遅延量を
測定して、所望の遅延量状態に変換テーブル10を校正
する効果がある。分周器25は、クロックfxを1/M
に分周してクロックfdivを出力することで、低い周波
数帯においても高分解能なデジタル方式のクロックfdi
v周波数信号発生を実現できるこれらにより、クロック
fclk周波数にいたる高い周波数まで利用可能な高分解
能なデジタル方式のクロック周波数発生器を実現でき
る。
【0022】
【図面の簡単な説明】
【図1】本発明の、周波数シンセサイザ方式のクロック
周波数発生器の回路構成図である。
【図2】本発明の、ディレイセレクタ20と遅延量測定
校正部30の回路構成図である。
【図3】従来の、周波数シンセサイザ方式のクロック周
波数発生器の回路構成図である。
【符号の説明】
10sel 選択信号 10 変換テーブル 20 ディレイセレクタ 22a〜22n 遅延回路 25 分周器 27、84 FF(フリップ・フロップ) 28 マルチプレクサ 30cal 校正起動 30 遅延量測定校正部 32、33 セレクタ 34 反転ゲート 36 校正制御部 38 周波数計数部 80 固定周波数リファレンス 82a Δ位相量 82adr 加算値 82 位相アキュームレータ 83 加算器 85 SIN振幅変換器 86 DAコンバータ 88 LPF(ローパス・フィルタ) 90 コンパレータ fclk、fx、fdiv、fout クロック

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】 基準のクロック(fclk)信号を受け、
    出力クロック(fx)の位相を進めるΔ位相量(82
    a)データを受けて、任意のクロック(fx)信号を出
    力する周波数シンセサイザにおいて、 ディレイセレクタ(20)からのクロック(fx)毎
    に、Δ位相量(82a)を加算してラッチした加算値
    (82adr)データを出力する位相アキュームレータ
    (82)を設け、 位相アキュームレータ(82)からの加算値(82ad
    r)データを受けて、次の周期時間(Tx)を決める為の
    コード選択信号(10sel)を、ディレイセレクタ(2
    0)へ供給する変換テーブル(10)を設け、 変換テーブル(10)からのコード値選択信号(10se
    l)を受けて、前回出力したクロック(fx)のタイミン
    グ位置から、クロック(fx)の周期時間(Tx)後のタ
    イミングクロックを出力するディレイセレクタ(20)
    を設け、 以上を具備していることを特徴としたデジタル周波数シ
    ンセサイザ。
  2. 【請求項2】 請求項1記載の構成手段に加えて、 ディレイセレクタ(20)からの出力クロック(fx)
    を1/Mに分周して出力する分周器(25)を設け、 以上を具備していることを特徴としたデジタル周波数シ
    ンセサイザ。
  3. 【請求項3】 請求項1記載の構成手段に加えて、 外部の校正起動(30cal)信号を受けて、ディレイセ
    レクタ(20)の全遅延量を測定して校正する遅延量測
    定校正部(30)を設け、 以上を具備していることを特徴としたデジタル周波数シ
    ンセサイザ。
JP33606794A 1994-12-22 1994-12-22 デジタル周波数シンセサイザ Pending JPH08181541A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008114307A1 (ja) * 2007-03-16 2008-09-25 Fujitsu Limited 遅延回路及び該回路の試験方法
US10577487B2 (en) 2016-05-06 2020-03-03 Canon Kabushiki Kaisha Thermoplastic resin composition, molded article, and manufacturing method of molded article

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Effective date: 20030610