JP2601497B2 - データ発生装置 - Google Patents
データ発生装置Info
- Publication number
- JP2601497B2 JP2601497B2 JP63018566A JP1856688A JP2601497B2 JP 2601497 B2 JP2601497 B2 JP 2601497B2 JP 63018566 A JP63018566 A JP 63018566A JP 1856688 A JP1856688 A JP 1856688A JP 2601497 B2 JP2601497 B2 JP 2601497B2
- Authority
- JP
- Japan
- Prior art keywords
- delay
- delay amount
- information
- pattern
- clock signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） この発明は、遅延量を変えてデータ列を発生するデー
タ発生装置に係り、特に多入力ピンを有するデジタルIC
を試験する場合に、それらの入力ピンにそれぞれ異なる
データ列を供給でき、かつ高い繰り返し周波数のデータ
列を個別に遅延させて出力できるデータ発生装置に関す
るものである。
タ発生装置に係り、特に多入力ピンを有するデジタルIC
を試験する場合に、それらの入力ピンにそれぞれ異なる
データ列を供給でき、かつ高い繰り返し周波数のデータ
列を個別に遅延させて出力できるデータ発生装置に関す
るものである。
（従来の技術） 多入力ピンを有するデジタルICのファンクションテス
トにおいて、各入力ピンに入力される入力信号間の遅延
差（あるいは位相差。ここで遅延と位相は時間的意味に
おいて同じにとらえ、以下最適な表現と考えられるもの
以外は遅延で表現する）は非常に重要な問題である。通
常、被測定用のデジタルICを評価ボードに取り付け、こ
の評価ボードを介してデジタルICの各入力ピンにデータ
列を供給しているが、例えば数百MHZ以上で動作するデ
ジタルICの場合には、評価ボードにおけるデータの入力
端からデジタルICの入力ピンまでの電気長が各ピン毎に
異なると、前記入力端には最適な遅延条件でデータ列を
入力しても正常な評価が行なわれない。
トにおいて、各入力ピンに入力される入力信号間の遅延
差（あるいは位相差。ここで遅延と位相は時間的意味に
おいて同じにとらえ、以下最適な表現と考えられるもの
以外は遅延で表現する）は非常に重要な問題である。通
常、被測定用のデジタルICを評価ボードに取り付け、こ
の評価ボードを介してデジタルICの各入力ピンにデータ
列を供給しているが、例えば数百MHZ以上で動作するデ
ジタルICの場合には、評価ボードにおけるデータの入力
端からデジタルICの入力ピンまでの電気長が各ピン毎に
異なると、前記入力端には最適な遅延条件でデータ列を
入力しても正常な評価が行なわれない。
また、フリップフロップ回路やメモリ素子等のACパラ
メータ（例えばセットアップ時間、ホールド時間）テス
トにおいては、複数の信号の入力遅延条件を最適な条件
をもとに徐々に変えながら、正常に動作する範囲を調べ
る必要がある。
メータ（例えばセットアップ時間、ホールド時間）テス
トにおいては、複数の信号の入力遅延条件を最適な条件
をもとに徐々に変えながら、正常に動作する範囲を調べ
る必要がある。
このように多入力ピンを有し、データを並列に入力す
る必要のある多チャンネル（以下、CHと称す）ICの高周
波領域での評価においては、遅延機能を持つデータ発生
装置が不可欠である。
る必要のある多チャンネル（以下、CHと称す）ICの高周
波領域での評価においては、遅延機能を持つデータ発生
装置が不可欠である。
従来、LSIテスタはタイミング発生器を有し、このタ
イミング発生器で各CH毎に対応する所望の周期、遅延量
およびパルス幅を持つ信号を生成し、この信号であらか
じめデータ列のパターン情報を記憶したパターンメモリ
から、データ列を読みだしてICへ送出しテストを行なっ
ていた。
イミング発生器で各CH毎に対応する所望の周期、遅延量
およびパルス幅を持つ信号を生成し、この信号であらか
じめデータ列のパターン情報を記憶したパターンメモリ
から、データ列を読みだしてICへ送出しテストを行なっ
ていた。
第３図に前記タイミング発生器を有するデータ発生装
置の一構成を示し、第４図に第３図における各部のタイ
ミングを示す。図の中で、10はクロック発生手段、70は
タイミング発生器で、周波数をカウントする同期式のカ
ウンタ71、排他的論理和回路72,73,74、セットリセット
フリップフロップ75からなる。40はあらかじめ所望のデ
ータ列のパターン情報を、アドレスと周期とを対応させ
て記憶したパターンメモリである。
置の一構成を示し、第４図に第３図における各部のタイ
ミングを示す。図の中で、10はクロック発生手段、70は
タイミング発生器で、周波数をカウントする同期式のカ
ウンタ71、排他的論理和回路72,73,74、セットリセット
フリップフロップ75からなる。40はあらかじめ所望のデ
ータ列のパターン情報を、アドレスと周期とを対応させ
て記憶したパターンメモリである。
クロック発生手段10は最終的に要求される最高周波数
（周期TN）のＮ（整数）倍の周波数（周期TC＝TN/N）を
有するクロックを出力する。設定された所望の周期がTN
であれば、これと排他的論理和回路72がカウンタ71の出
力する周期とを比較し、双方が一致したところでカウン
タ71にリセット信号を送出してリセットさせる。カウン
タ71からは周期TNの決定された信号が出力される。ここ
では、カウンタ71と排他的論理和回路72は1/N分周器を
構成している。
（周期TN）のＮ（整数）倍の周波数（周期TC＝TN/N）を
有するクロックを出力する。設定された所望の周期がTN
であれば、これと排他的論理和回路72がカウンタ71の出
力する周期とを比較し、双方が一致したところでカウン
タ71にリセット信号を送出してリセットさせる。カウン
タ71からは周期TNの決定された信号が出力される。ここ
では、カウンタ71と排他的論理和回路72は1/N分周器を
構成している。
この周期TNなる信号は、排他的論理和回路73,74のそ
れぞれで設定された遅延量入力情報（遅延量τ）、パル
ス幅入力情報（パルス幅tW）と比較され一致したときに
出力される。セットリセットフリップフロップ75は、排
他的論理和回路73,74のそれぞれからτ、τ＋tWだけ遅
延した前記周期TNなる信号を受けて、周期TN、遅延量
τ、パルス幅tWなるクロック信号を出力する。また、こ
のクロック信号でパターンメモリ40からデータ列を読み
だすことにより、クロック発生手段10から出力されたク
ロック信号に対し、遅延量τだけ遅延したデータ列を出
力させることができる。
れぞれで設定された遅延量入力情報（遅延量τ）、パル
ス幅入力情報（パルス幅tW）と比較され一致したときに
出力される。セットリセットフリップフロップ75は、排
他的論理和回路73,74のそれぞれからτ、τ＋tWだけ遅
延した前記周期TNなる信号を受けて、周期TN、遅延量
τ、パルス幅tWなるクロック信号を出力する。また、こ
のクロック信号でパターンメモリ40からデータ列を読み
だすことにより、クロック発生手段10から出力されたク
ロック信号に対し、遅延量τだけ遅延したデータ列を出
力させることができる。
なおこのとき、遅延量τを可変するときの可変可能な
最小ステップはクロック発生手段10から出力されるクロ
ック信号の周期TCである。
最小ステップはクロック発生手段10から出力されるクロ
ック信号の周期TCである。
（発明が解決しょうとする課題） 上記のようなタイミング発生器70を用いたデータ発生
装置では、クロック発生手段10の出力周波数の1/Nの周
波数以下の周波数しか出力できない。さらに出力可能な
上限の周波数は同期式のカウンタ71の上限動作周波数に
依存していた。このため、現在のデータ発生装置では数
百MHZが動作限界であった。これではさらに高周波のIC
の評価を正確にできないという問題点があった。
装置では、クロック発生手段10の出力周波数の1/Nの周
波数以下の周波数しか出力できない。さらに出力可能な
上限の周波数は同期式のカウンタ71の上限動作周波数に
依存していた。このため、現在のデータ発生装置では数
百MHZが動作限界であった。これではさらに高周波のIC
の評価を正確にできないという問題点があった。
また、遅延量τを可変する際の最小ステップを細かく
しようとすれば、クロック発生手段10の周波数を最終的
に出力しょうとする周波数の数十倍も高くするか、倍率
Ｎを高くする必要がある。前者には、前記のような上限
動作周波数の問題があり、後者には最終的に出力しょう
とする周波数の限界も下がってしまうという問題点があ
った。
しようとすれば、クロック発生手段10の周波数を最終的
に出力しょうとする周波数の数十倍も高くするか、倍率
Ｎを高くする必要がある。前者には、前記のような上限
動作周波数の問題があり、後者には最終的に出力しょう
とする周波数の限界も下がってしまうという問題点があ
った。
この発明は、かかる問題点を解決するためになされた
もので、数百MHZ以上のデータ列でも安定に出力でき、
かつ高分解能でその遅延量を可変して出力できるデータ
発生装置を得ることを目的とする。
もので、数百MHZ以上のデータ列でも安定に出力でき、
かつ高分解能でその遅延量を可変して出力できるデータ
発生装置を得ることを目的とする。
（課題を解決するための手段） この発明にかかるデータ発生装置は、クロック発生手
段と、あらかじめパターン情報を記憶したパターンメモ
リと、クロック信号の周期をもとに遅延量入力情報を周
期の整数倍の遅延と周期の１周期内の遅延量とに分けて
それぞれ粗遅延量情報、細遅延量情報として出力する制
御部と、パターンメモリからのパターン情報を粗遅延量
情報からの粗遅延量に応じてアドレスをシフトして記憶
する遅延メモリと、細遅延量情報を受けて細遅延量に応
じてクロック信号を、ゼロ遅延あるいは切換えて半周期
分遅延せしめ、かつ半周期分未満の遅延を細に可変せし
める遅延手段と、遅延手段からの遅延したクロック信号
をもとに遅延メモリよりデータを読み出し遅延量入力情
報の遅延量に応じたデータ列を発生するパターン生成手
段とを備えたものである。
段と、あらかじめパターン情報を記憶したパターンメモ
リと、クロック信号の周期をもとに遅延量入力情報を周
期の整数倍の遅延と周期の１周期内の遅延量とに分けて
それぞれ粗遅延量情報、細遅延量情報として出力する制
御部と、パターンメモリからのパターン情報を粗遅延量
情報からの粗遅延量に応じてアドレスをシフトして記憶
する遅延メモリと、細遅延量情報を受けて細遅延量に応
じてクロック信号を、ゼロ遅延あるいは切換えて半周期
分遅延せしめ、かつ半周期分未満の遅延を細に可変せし
める遅延手段と、遅延手段からの遅延したクロック信号
をもとに遅延メモリよりデータを読み出し遅延量入力情
報の遅延量に応じたデータ列を発生するパターン生成手
段とを備えたものである。
（作用） この発明においては、制御部がクロック信号の周期を
もとに遅延量入力情報を、周期の整数倍分の粗遅延量と
細遅延量（半周期分と半周期未満の分）とに分け、遅延
メモリにパターンメモリからのデータを粗遅延量に応じ
てアドレスをシフトして記憶せしめ、遅延手段に細遅延
量に応じてクロック信号を遅延せしめる。パターン生成
手段が遅延したクロック信号をもとに遅延メモリよりデ
ータを読み出し、遅延量入力情報の遅延量に応じたデー
タを発生する。
もとに遅延量入力情報を、周期の整数倍分の粗遅延量と
細遅延量（半周期分と半周期未満の分）とに分け、遅延
メモリにパターンメモリからのデータを粗遅延量に応じ
てアドレスをシフトして記憶せしめ、遅延手段に細遅延
量に応じてクロック信号を遅延せしめる。パターン生成
手段が遅延したクロック信号をもとに遅延メモリよりデ
ータを読み出し、遅延量入力情報の遅延量に応じたデー
タを発生する。
（実施例） 第１図はこの発明の一実施例を示す図である。
この発明では多CHのデータ列を並列に発生できるが、
この図は1CH分の構成を示したものである。
この図は1CH分の構成を示したものである。
この図において、10は他のCHにも共通なクロック発生
手段で、所望の周期入力情報にもとずいて次に説明する
制御部20より周期Ｔが設定され、デューティファクタ50
％のクロック信号を発生している。制御部20は遅延量入
力情報（遅延量τ：単位は時間）が例えば次式のように
表せるので、 遅延量τ＝Ｎ×Ｔ＋φ＋ψ N:整数、φ:0あるいはT/2 ψ:0≦ψ＜T/2 遅延量τを前記クロック信号の周期Ｔをもとに粗遅延
量（Ｎ×Ｔ）と遅延延量（φ＋ψ＝θ）とに分けて、粗
遅延量情報としてＮ（なお、Ｔはクロック発生手段10に
設定される），細遅延量情報としてψおよびOFF（φ＝
０のとき）あるいはON（φ＝T/2のとき）とを出力す
る。30は遅延手段で、次に説明する0/π位相切換え手段
31およびπ可変手段32からなる。0/π位相切換え手段31
は、前記細遅延量情報のうちOFFあるいはONなる情報を
もとにOFFで前記クロック信号を０位相（つまり遅延ゼ
ロ）、あるいはONでπ（ラジアン）位相（つまり遅延T/
2）だけ遅延させる。π可変手段32は、前記細遅延量情
報のうちψなる情報をもとに前記クロック信号を０〜π
（ラジアン）位相だけ（つまり遅延０〜T/2）連続ある
いは細かいステップで遅延させる。連続的に位相を変え
るものとしてはトロンボーン型の可変長同軸位相遅延器
が用いられ、ステップ的には位相を可変するものとして
は分布定数型、または集中定数型遅延器とスイッチとを
組み合わせたものが用いられる。40は従来技術のパター
ンメモリと同一のもの、50は遅延メモリで、前記制御部
20からの粗遅延量情報Ｎをもとに、パターンメモリ40の
パターン情報をＮビット（1Tに１ビットを対応させる）
だけアドレスをシフトして記憶する。60はパターン生成
手段で、遅延手段30が出力するクロック信号で遅延メモ
リ50のアドレスをアクセスして所望の遅延したデータ列
を出力する。なお多CHデータ発生器の場合、このパター
ン生成手段60は、各CH毎の遅延メモリ50をアクセスする
ときのスタート・アドレスを同一にするため、制御部20
よりリセット信号が加えられて初期時にリセットされ
る。
手段で、所望の周期入力情報にもとずいて次に説明する
制御部20より周期Ｔが設定され、デューティファクタ50
％のクロック信号を発生している。制御部20は遅延量入
力情報（遅延量τ：単位は時間）が例えば次式のように
表せるので、 遅延量τ＝Ｎ×Ｔ＋φ＋ψ N:整数、φ:0あるいはT/2 ψ:0≦ψ＜T/2 遅延量τを前記クロック信号の周期Ｔをもとに粗遅延
量（Ｎ×Ｔ）と遅延延量（φ＋ψ＝θ）とに分けて、粗
遅延量情報としてＮ（なお、Ｔはクロック発生手段10に
設定される），細遅延量情報としてψおよびOFF（φ＝
０のとき）あるいはON（φ＝T/2のとき）とを出力す
る。30は遅延手段で、次に説明する0/π位相切換え手段
31およびπ可変手段32からなる。0/π位相切換え手段31
は、前記細遅延量情報のうちOFFあるいはONなる情報を
もとにOFFで前記クロック信号を０位相（つまり遅延ゼ
ロ）、あるいはONでπ（ラジアン）位相（つまり遅延T/
2）だけ遅延させる。π可変手段32は、前記細遅延量情
報のうちψなる情報をもとに前記クロック信号を０〜π
（ラジアン）位相だけ（つまり遅延０〜T/2）連続ある
いは細かいステップで遅延させる。連続的に位相を変え
るものとしてはトロンボーン型の可変長同軸位相遅延器
が用いられ、ステップ的には位相を可変するものとして
は分布定数型、または集中定数型遅延器とスイッチとを
組み合わせたものが用いられる。40は従来技術のパター
ンメモリと同一のもの、50は遅延メモリで、前記制御部
20からの粗遅延量情報Ｎをもとに、パターンメモリ40の
パターン情報をＮビット（1Tに１ビットを対応させる）
だけアドレスをシフトして記憶する。60はパターン生成
手段で、遅延手段30が出力するクロック信号で遅延メモ
リ50のアドレスをアクセスして所望の遅延したデータ列
を出力する。なお多CHデータ発生器の場合、このパター
ン生成手段60は、各CH毎の遅延メモリ50をアクセスする
ときのスタート・アドレスを同一にするため、制御部20
よりリセット信号が加えられて初期時にリセットされ
る。
また、制御部20はCPUで構成される。
一連の動作を第２図に示すフロー図をもとに説明す
る。なお、図中の（１）〜（11）はステップを示す。
る。なお、図中の（１）〜（11）はステップを示す。
ステップ1:周期入力情報（周期Ｔ）と遅延量入力情報
（遅延量τ）が制御部20に入力される。制御部20はクロ
ック発生器10に周期Ｔなるクロック信号を発生させる。
（遅延量τ）が制御部20に入力される。制御部20はクロ
ック発生器10に周期Ｔなるクロック信号を発生させる。
ステップ2:制御部20は、τ≧Ｔであるかどうかを判断
し、τ≧Ｔならステップ３の動作を、τ＜Ｔならステッ
プ４の動作を行なう。
し、τ≧Ｔならステップ３の動作を、τ＜Ｔならステッ
プ４の動作を行なう。
ステップ3:制御部20は、 Ｔ＞τ−Ｎ×Ｔ＝θ≧０ となる整数Ｎ（＞１）を求め、これを粗遅延量情報とし
て出力する。
て出力する。
ステップ4:制御部20は、Ｎ＝０とし、これを粗遅延量情
報として出力する。
報として出力する。
なお、ステップ２および４の動作はステップ３の動作
に含めることもできる。この場合、ステップ３の整数Ｎ
は０も含む。
に含めることもできる。この場合、ステップ３の整数Ｎ
は０も含む。
ステップ5:制御部20は、粗遅延量情報Ｎをもとにパター
ンメモリ40に記憶されているデータを、Ｎビットだけア
ドレスシフトして遅延メモリ50に記憶せしめる（Ｎ＝０
のときはシフトしない）。
ンメモリ40に記憶されているデータを、Ｎビットだけア
ドレスシフトして遅延メモリ50に記憶せしめる（Ｎ＝０
のときはシフトしない）。
ステップ6:制御部20は、θ≧T/2であるかどうかを判断
し、θ≧T/2ならφ＝T/2として細遅延量情報としてONを
送出しステップ７の動作を行なわせ、θ＜T/2ならφ＝
０として細遅延量情報としてOFFを送出しステップ８の
動作を行わせる。
し、θ≧T/2ならφ＝T/2として細遅延量情報としてONを
送出しステップ７の動作を行なわせ、θ＜T/2ならφ＝
０として細遅延量情報としてOFFを送出しステップ８の
動作を行わせる。
ステップ7:0/π位相切換え手段31は、前記細遅延量情報
としてのONをもとに前記クロック信号をπ位相（T/2）
だけ遅延させる。
としてのONをもとに前記クロック信号をπ位相（T/2）
だけ遅延させる。
ステップ8:0/π位相切換え手段31は、前記細遅延量情報
としてのOFFをもとに前記クロック信号を遅延させるこ
となく通過させる。
としてのOFFをもとに前記クロック信号を遅延させるこ
となく通過させる。
ステップ9:制御部20は、次式からψを求め、 ψ＝τ−Ｎ×Ｔ−φ 細遅延量情報としてψを送出する。
ステップ10:π可変手段32は、細遅延量情報としてのψ
をもとに前記クロック信号をψ（位相でψT/2ラジア
ン）だけで遅延させる。
をもとに前記クロック信号をψ（位相でψT/2ラジア
ン）だけで遅延させる。
ステップ11:パターン生成手段60は、制御部20より初期
時にリセットされた後、π可変手段32が出力するクロッ
ク信号で遅延メモリ50のアドレスをアクセスして、所望
の遅延したデータ列を出力する。
時にリセットされた後、π可変手段32が出力するクロッ
ク信号で遅延メモリ50のアドレスをアクセスして、所望
の遅延したデータ列を出力する。
上記のように動作するデータ発生装置では、0/π位相
切換え手段31およびπ可変手段32に、数GHZ以上高周波
の遅延素子あるいは移相器を用いて構成して、高周波の
データ列を細に遅延して出力できる。
切換え手段31およびπ可変手段32に、数GHZ以上高周波
の遅延素子あるいは移相器を用いて構成して、高周波の
データ列を細に遅延して出力できる。
上記実施例において、制御部20に遅延量入力情報とし
て遅延量τが時間の単位で設定されたが、位相（度、ラ
ジアン）の単位でも同様に設定できる。また、周期入力
情報に代えて所望の周波数情報で設定できるようにして
もよい。
て遅延量τが時間の単位で設定されたが、位相（度、ラ
ジアン）の単位でも同様に設定できる。また、周期入力
情報に代えて所望の周波数情報で設定できるようにして
もよい。
（発明の効果） この発明は以上説明したとおり、クロック発生手段
と、あらかじめパターン情報を記憶したパターンメモリ
と、クロック信号の周期をもとに遅延量入力情報を周期
の整数倍の遅延量と周期の１周期内の遅延量とに分けて
それぞれ粗遅延量情報、細遅延量情報として出力する制
御部と、パターンメモリからのパターン情報を粗遅延量
情報からの粗遅延量に応じてアドレスをシフトして記憶
する遅延メモリと、細遅延量情報を受けて細遅延量に応
じてクロック信号を、ゼロ遅延あるいは切換えて半周期
分遅延せしめ、かつ半周期分未満の遅延を細に可変せし
める遅延手段と、遅延手段からの遅延したクロック信号
をもとに遅延メモリよりデータを読み出し遅延量入力情
報の遅延量に応じたデータ列を発生するパターン生成手
段とを備え、高周波の遅延素子あるいは移相器を遅延手
段に使用できるようにしたので、数GHZ以上の高周波で
も各CHに所望の遅延をもたしたデータ列を出力でき、か
つ細かに遅延を設定できる効果がある。
と、あらかじめパターン情報を記憶したパターンメモリ
と、クロック信号の周期をもとに遅延量入力情報を周期
の整数倍の遅延量と周期の１周期内の遅延量とに分けて
それぞれ粗遅延量情報、細遅延量情報として出力する制
御部と、パターンメモリからのパターン情報を粗遅延量
情報からの粗遅延量に応じてアドレスをシフトして記憶
する遅延メモリと、細遅延量情報を受けて細遅延量に応
じてクロック信号を、ゼロ遅延あるいは切換えて半周期
分遅延せしめ、かつ半周期分未満の遅延を細に可変せし
める遅延手段と、遅延手段からの遅延したクロック信号
をもとに遅延メモリよりデータを読み出し遅延量入力情
報の遅延量に応じたデータ列を発生するパターン生成手
段とを備え、高周波の遅延素子あるいは移相器を遅延手
段に使用できるようにしたので、数GHZ以上の高周波で
も各CHに所望の遅延をもたしたデータ列を出力でき、か
つ細かに遅延を設定できる効果がある。
また、クロック発生手段のクロック周波数とパターン
生成手段が遅延メモリをアクセスするときのクロック周
波数とは同一であることから、クロック発生手段の構成
規模が小さくなり、かつ高周波になるほどその効果が大
である。
生成手段が遅延メモリをアクセスするときのクロック周
波数とは同一であることから、クロック発生手段の構成
規模が小さくなり、かつ高周波になるほどその効果が大
である。
さらに、この発明のπ可変手段としては、クロック周
波数が高くなる程、つまり周期が短くなる程物理的電気
長の短いマイクロ波遅延線路で構成できるので、装置の
小型化が図れる。
波数が高くなる程、つまり周期が短くなる程物理的電気
長の短いマイクロ波遅延線路で構成できるので、装置の
小型化が図れる。
第１図はこの発明の一実施例を示す図、第２図は、第１
図の動作フロー図、第３図は従来のデータ発生装置の一
構成を示す図、第４図は、第３図における各部のタイミ
ングを示す図である。 図中、10はクロック発生手段、20は制御部、30は遅延手
段、31は0/π位相切換え手段、32はπ可変手段、40はパ
ターンメモリ、50は遅延メモリ、60はパターン生成手
段、70はタイミング発生器、71はカウンタ、72,73,74は
排他的論理和回路、75はセットリセットフリップフロッ
プである。
図の動作フロー図、第３図は従来のデータ発生装置の一
構成を示す図、第４図は、第３図における各部のタイミ
ングを示す図である。 図中、10はクロック発生手段、20は制御部、30は遅延手
段、31は0/π位相切換え手段、32はπ可変手段、40はパ
ターンメモリ、50は遅延メモリ、60はパターン生成手
段、70はタイミング発生器、71はカウンタ、72,73,74は
排他的論理和回路、75はセットリセットフリップフロッ
プである。
Claims (1)
- 【請求項１】クロック発生手段（10）からのクロック信
号によって、あらかじめパターン情報を記憶したパター
ンメモリ（40）からデータ列を発生するデータ発生装置
において、前記クロック信号の周期をもとに遅延量入力
情報を前記周期の整数倍の遅延量と前記周期の１周期内
の遅延量とに分けてそれぞれ粗遅延量情報、細遅延量情
報として出力する制御部（20）と、前記パターンメモリ
からのパターン情報を前記粗遅延量情報からの粗遅延量
に応じてアドレスをシフトして記憶する遅延メモリ（5
0）と、前記細遅延量情報を受けて細遅延量に応じて前
記クロック信号を、ゼロ遅延あるいは切換えて半周期分
遅延せしめ、かつ半周期分未満の遅延を細に可変せしめ
る遅延手段（30）と、前記遅延手段からの遅延したクロ
ック信号をもとに前記遅延メモリよりデータを読み出し
前記遅延量入力情報の遅延量に応じたデータ列を発生す
るパターン生成手段（60）とを備えたことを特徴とする
データ発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63018566A JP2601497B2 (ja) | 1988-01-30 | 1988-01-30 | データ発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63018566A JP2601497B2 (ja) | 1988-01-30 | 1988-01-30 | データ発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01195382A JPH01195382A (ja) | 1989-08-07 |
| JP2601497B2 true JP2601497B2 (ja) | 1997-04-16 |
Family
ID=11975173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63018566A Expired - Lifetime JP2601497B2 (ja) | 1988-01-30 | 1988-01-30 | データ発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2601497B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4653869B2 (ja) * | 1999-05-17 | 2011-03-16 | 株式会社アドバンテスト | 遅延クロック生成装置及び半導体試験装置 |
-
1988
- 1988-01-30 JP JP63018566A patent/JP2601497B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01195382A (ja) | 1989-08-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4626716A (en) | Digital signal delay circuit | |
| KR101139141B1 (ko) | 타이밍 발생기 및 반도체 시험 장치 | |
| KR100218125B1 (ko) | 타이밍 신호 발생 회로 | |
| KR100910669B1 (ko) | 시험장치 | |
| US7010729B2 (en) | Timing generator and test apparatus | |
| US6998893B2 (en) | Circuit and method for inducing jitter to a signal | |
| US6538483B2 (en) | Method and apparatus for data sampling | |
| KR20050038209A (ko) | 클럭 신호의 연속성을 보장하는 클럭 신호 선택 장치 및방법 | |
| CN116155267A (zh) | 一种延时时长可配置的延时链电路 | |
| US6842061B2 (en) | Timing generating apparatus and test apparatus | |
| KR100403639B1 (ko) | 파형발생장치 | |
| JP2601497B2 (ja) | データ発生装置 | |
| US4651334A (en) | Variable-ratio frequency divider | |
| KR100318030B1 (ko) | 출력 신호의 타이밍 조정기가 내장된 반도체 집적 회로 | |
| US10557888B2 (en) | Test apparatus | |
| KR100487050B1 (ko) | 반도체 테스트 시스템용 타이밍 발생 회로 | |
| JP4866509B2 (ja) | タイミング発生器及び試験装置 | |
| JP3119388B2 (ja) | Ｉｃ試験装置 | |
| JPH08149119A (ja) | ビット位相同期回路 | |
| JPH08181541A (ja) | デジタル周波数シンセサイザ | |
| JP2002131394A (ja) | 半導体試験装置のテスト波形生成装置 | |
| JP2004144599A (ja) | 半導体集積回路 | |
| CN116266471A (zh) | 测试系统以及其测试电路 | |
| KR20030006602A (ko) | 서로 다른 버스 폭을 가지는 장치 사이의 데이터 정합방법 및 장치 | |
| JPH1152029A (ja) | タイミング発生装置 |