JPH1152029A - タイミング発生装置 - Google Patents
タイミング発生装置Info
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- JPH1152029A JPH1152029A JP9211835A JP21183597A JPH1152029A JP H1152029 A JPH1152029 A JP H1152029A JP 9211835 A JP9211835 A JP 9211835A JP 21183597 A JP21183597 A JP 21183597A JP H1152029 A JPH1152029 A JP H1152029A
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- phase
- timing
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Abstract
(57)【要約】
【課題】 遅延素子を用いることなく、所定時間ずつ遅
延した多相パルス列を発生させ、この多相パルス列の中
から所望のパルスを取出して所定のタイミングでパルス
を発生させるタイミング発生器を提供する。 【解決手段】 周期パルスと移相データが与えられ、周
期パルスが与えられる毎に移相データで与えられる時間
ずつ遅延されたパルス列を発生することができるパルス
発生器を多相パルスの相数分設け、この複数のパルス発
生器に入力する移相データに各相毎に設けた位相設定レ
ジスタに設定した移相データを加算し、この加算結果が
所定値に達する毎に各パルス発生器に入力する周期パル
スの位相を順次シフトさせ、各パルス発生器から所定の
時間ずつ遅延した多相パルスを発生させ、遅延素子を用
いることなく、多相パルスを発生させる。
延した多相パルス列を発生させ、この多相パルス列の中
から所望のパルスを取出して所定のタイミングでパルス
を発生させるタイミング発生器を提供する。 【解決手段】 周期パルスと移相データが与えられ、周
期パルスが与えられる毎に移相データで与えられる時間
ずつ遅延されたパルス列を発生することができるパルス
発生器を多相パルスの相数分設け、この複数のパルス発
生器に入力する移相データに各相毎に設けた位相設定レ
ジスタに設定した移相データを加算し、この加算結果が
所定値に達する毎に各パルス発生器に入力する周期パル
スの位相を順次シフトさせ、各パルス発生器から所定の
時間ずつ遅延した多相パルスを発生させ、遅延素子を用
いることなく、多相パルスを発生させる。
Description
【０００１】
【発明の属する技術分野】この発明は例えばＩＣ試験装
置に用いられるタイミング発生器に関する。
置に用いられるタイミング発生器に関する。
【０００２】
【従来の技術】図５にＩＣ試験装置の特にメモリＩＣを
試験する装置の概略の構成を示す。図中ＴＥＳはＩＣ試
験装置の全体を示す。ＩＣ試験装置ＴＥＳは主制御器１
１と、パターン発生器１２、タイミング発生器１３、波
形フォーマッタ１４、論理比較器１５、ドライバ群１
６、アナログ比較器群１７、不良解析メモリ１８、論理
振幅基準電圧源１９、比較基準電圧源２０、ディバイス
電源２１等により構成される。
試験する装置の概略の構成を示す。図中ＴＥＳはＩＣ試
験装置の全体を示す。ＩＣ試験装置ＴＥＳは主制御器１
１と、パターン発生器１２、タイミング発生器１３、波
形フォーマッタ１４、論理比較器１５、ドライバ群１
６、アナログ比較器群１７、不良解析メモリ１８、論理
振幅基準電圧源１９、比較基準電圧源２０、ディバイス
電源２１等により構成される。
【０００３】主制御器１１は一般にコンピュータシステ
ムによって構成され、利用者が作製した試験プログラム
に従って主にパターン発生器１２とタイミング発生器１
３を制御し、パターン発生器１２から試験パターンデー
タを発生させ、この試験パターンデータを波形フォーマ
ッタ１４で実波形を持つ試験パターン信号に変換し、こ
の試験パターン信号を論理振幅基準電圧源１９に設定さ
れた電圧値の振幅で電圧増幅されドライバ群１６を通じ
て被試験ＩＣ２２に印加し記憶させる。
ムによって構成され、利用者が作製した試験プログラム
に従って主にパターン発生器１２とタイミング発生器１
３を制御し、パターン発生器１２から試験パターンデー
タを発生させ、この試験パターンデータを波形フォーマ
ッタ１４で実波形を持つ試験パターン信号に変換し、こ
の試験パターン信号を論理振幅基準電圧源１９に設定さ
れた電圧値の振幅で電圧増幅されドライバ群１６を通じ
て被試験ＩＣ２２に印加し記憶させる。
【０００４】被試験ＩＣ２２から読み出した応答信号は
アナログ比較器群１７で比較基準電圧源２０の基準電圧
と比較し、所定の論理レベル（Ｈ論理の電圧、Ｌ論理の
電圧）を持っているか否かを判定し、所定の論理レベル
を持っていると判定した信号は論理比較器１５でパター
ン発生器１２から出力される期待値と比較し、期待値と
不一致が発生した場合は、その読み出したアドレスのメ
モリセルに不良があるものと判定し、不良発生毎に不良
解析メモリ１８に不良アドレスを記憶し、試験終了時点
で例えば不良セルの救済が可能か否かを判定する。
アナログ比較器群１７で比較基準電圧源２０の基準電圧
と比較し、所定の論理レベル（Ｈ論理の電圧、Ｌ論理の
電圧）を持っているか否かを判定し、所定の論理レベル
を持っていると判定した信号は論理比較器１５でパター
ン発生器１２から出力される期待値と比較し、期待値と
不一致が発生した場合は、その読み出したアドレスのメ
モリセルに不良があるものと判定し、不良発生毎に不良
解析メモリ１８に不良アドレスを記憶し、試験終了時点
で例えば不良セルの救済が可能か否かを判定する。
【０００５】ここで、タイミング発生器１３は被試験Ｉ
Ｃ２２に与える試験パターン信号の波形の立上りのタイ
ミング及び立下りのタイミングを規定するタイミング
と、論理比較器１５で論理比較のタイミングを規定する
ストローブパルスのタイミング等を発生する。これらの
各タイミングは利用者が作製した試験プログラムに記載
され、利用者が意図したタイミングで被試験ＩＣ２２を
動作させ、またその動作が正常か否かを試験できるよう
に構成されている。
Ｃ２２に与える試験パターン信号の波形の立上りのタイ
ミング及び立下りのタイミングを規定するタイミング
と、論理比較器１５で論理比較のタイミングを規定する
ストローブパルスのタイミング等を発生する。これらの
各タイミングは利用者が作製した試験プログラムに記載
され、利用者が意図したタイミングで被試験ＩＣ２２を
動作させ、またその動作が正常か否かを試験できるよう
に構成されている。
【０００６】このためタイミング発生器１３は少しずつ
遅延量が異なる多相パルスを生成し、この多相パルスの
中から目的とするタイミングに最も近いパルスを選択し
て取り出すことにより、各種のタイミングパルスを得る
ようにしている。図６は従来のタイミング発生器１３の
概略の構成を示す。タイミング発生器１３は周期発生器
１３Ａと、パルス発生器１３Ｂと、このパルス発生器１
３Ｂが出力する基準パルス列ＳＵＢ00を遅延時間が異な
る複数の遅延素子ＤＹ２，ＤＹ４，ＤＹ６を通過させる
ことにより位相が少しずつずらされた図７Ｄに示す多相
パルス列ＳＵＢ00，ＳＵＢ02，ＳＵＢ04，ＳＵＢ06を発
生する。この多相パルス列ＳＵＢ00〜ＳＵＢ06はクロッ
ク発生器１３Ｄに入力され、どの相の何番目のパルスを
取出すかを設定することにより、各周期Ｔ0 ，Ｔ1 ，Ｔ
2 ，Ｔ3 ，Ｔ0 …毎に任意のタイミングを持つタイミン
グクロックを発生させることができるように構成され
る。
遅延量が異なる多相パルスを生成し、この多相パルスの
中から目的とするタイミングに最も近いパルスを選択し
て取り出すことにより、各種のタイミングパルスを得る
ようにしている。図６は従来のタイミング発生器１３の
概略の構成を示す。タイミング発生器１３は周期発生器
１３Ａと、パルス発生器１３Ｂと、このパルス発生器１
３Ｂが出力する基準パルス列ＳＵＢ00を遅延時間が異な
る複数の遅延素子ＤＹ２，ＤＹ４，ＤＹ６を通過させる
ことにより位相が少しずつずらされた図７Ｄに示す多相
パルス列ＳＵＢ00，ＳＵＢ02，ＳＵＢ04，ＳＵＢ06を発
生する。この多相パルス列ＳＵＢ00〜ＳＵＢ06はクロッ
ク発生器１３Ｄに入力され、どの相の何番目のパルスを
取出すかを設定することにより、各周期Ｔ0 ，Ｔ1 ，Ｔ
2 ，Ｔ3 ，Ｔ0 …毎に任意のタイミングを持つタイミン
グクロックを発生させることができるように構成され
る。
【０００７】周期発生器１３Ａは図７ＢとＣに示す周期
パルスＲＡＴＥ0 と、可変移相データＨＤＡＴ0 とを出
力し、これら周期パルスＲＡＴＥ0 と、可変移送データ
ＨＤＡＴ0 をパルス発生器１３Ｂに与える。パルス発生
器１３Ｂは図７Ｄに示す基準パルス列ＳＵＢ00を出力す
る。この基準パルス列ＳＵＢ00は可変移相データＨＤＡ
Ｔ0 の値に従って周期パルスＲＡＴＥ0 の周期Ｔ0 ，Ｔ
1 ，Ｔ2 ，Ｔ3 ，Ｔ0…毎に位相がシフトされる。図７
の例では周期Ｔ0 のとき、可変移相データＨＤＡＴ0 は
０ｎｓ、周期Ｔ1 のとき可変移相データＨＤＡＴ0 は２
ｎｓ、周期Ｔ2のとき４ｎｓ、周期Ｔ3 のとき６ｎｓが
与えられた場合を示す。尚、図７に示す例では周期パル
スＲＡＴＥ0 の周期Ｔ0 ，Ｔ1 ，Ｔ2 （この周期は試験
プログラムにより自由に設定される）を４０ｎｓ、Ｔ3
を４８ｎｓとした場合を示す。
パルスＲＡＴＥ0 と、可変移相データＨＤＡＴ0 とを出
力し、これら周期パルスＲＡＴＥ0 と、可変移送データ
ＨＤＡＴ0 をパルス発生器１３Ｂに与える。パルス発生
器１３Ｂは図７Ｄに示す基準パルス列ＳＵＢ00を出力す
る。この基準パルス列ＳＵＢ00は可変移相データＨＤＡ
Ｔ0 の値に従って周期パルスＲＡＴＥ0 の周期Ｔ0 ，Ｔ
1 ，Ｔ2 ，Ｔ3 ，Ｔ0…毎に位相がシフトされる。図７
の例では周期Ｔ0 のとき、可変移相データＨＤＡＴ0 は
０ｎｓ、周期Ｔ1 のとき可変移相データＨＤＡＴ0 は２
ｎｓ、周期Ｔ2のとき４ｎｓ、周期Ｔ3 のとき６ｎｓが
与えられた場合を示す。尚、図７に示す例では周期パル
スＲＡＴＥ0 の周期Ｔ0 ，Ｔ1 ，Ｔ2 （この周期は試験
プログラムにより自由に設定される）を４０ｎｓ、Ｔ3
を４８ｎｓとした場合を示す。
【０００８】パルス発生器１３Ｂは各周期Ｔ0 ，Ｔ1 ，
Ｔ2 ，Ｔ3 ，Ｔ0 …において、基準タイミングＪ0 ，Ｊ
1 ，Ｊ2 ，Ｊ3 ，Ｊ0 …のそれぞれから、各周期毎に与
えられた可変移相データＨＤＡＴ0 に従って遅延された
位相を持つ基準パルス列ＳＵＢ00を発生する。ここで基
準タイミングＪ0 ，Ｊ1 ，Ｊ2 ，Ｊ3 ，Ｊ0 …とは周期
パルスＲＡＴＥ0 がＨ論理にある状態で、基準クロック
ＲＥＦＣＬＫが立ち上がったタイミングを指す。
Ｔ2 ，Ｔ3 ，Ｔ0 …において、基準タイミングＪ0 ，Ｊ
1 ，Ｊ2 ，Ｊ3 ，Ｊ0 …のそれぞれから、各周期毎に与
えられた可変移相データＨＤＡＴ0 に従って遅延された
位相を持つ基準パルス列ＳＵＢ00を発生する。ここで基
準タイミングＪ0 ，Ｊ1 ，Ｊ2 ，Ｊ3 ，Ｊ0 …とは周期
パルスＲＡＴＥ0 がＨ論理にある状態で、基準クロック
ＲＥＦＣＬＫが立ち上がったタイミングを指す。
【０００９】従って周期Ｔ0 ではパルス発生器１３Ｂは
基準タイミングＪ0 （遅延時間０ｎｓ）で１個目のパル
スが立上るパルス列ＳＵＢ001 を発生し、周期Ｔ1 では
１個目のパルスの立上りが基準タイミングＪ1 から２ｎ
ｓ遅延したパルス列ＳＵＢ00 2 を発生し、周期Ｔ2 では
１個目のパルスの立ち上りが基準タイミングＪ2 から４
ｎｓ遅延したパルス列ＳＵＢ003 を発生し、周期Ｔ3 で
は基準タイミングＪ3から１個目のパルスの立ち上りが
６ｎｓ遅延したパルス列ＳＵＢ004 を発生する。これら
のパルス列ＳＵＢ001 〜ＳＵＢ004 を総称して基準パル
ス列ＳＵＢ00と称することにする。尚、周期Ｔ3 ではパ
ルスＳＵＢ004 の終了が次の周期パルスＲＡＴＥ0 の立
上りのタイミングに掛るため、この周期Ｔ3 で周期パル
スＲＡＴＥ0 を基準クロックＲＥＦＣＬＫの１周期分遅
延させている。
基準タイミングＪ0 （遅延時間０ｎｓ）で１個目のパル
スが立上るパルス列ＳＵＢ001 を発生し、周期Ｔ1 では
１個目のパルスの立上りが基準タイミングＪ1 から２ｎ
ｓ遅延したパルス列ＳＵＢ00 2 を発生し、周期Ｔ2 では
１個目のパルスの立ち上りが基準タイミングＪ2 から４
ｎｓ遅延したパルス列ＳＵＢ003 を発生し、周期Ｔ3 で
は基準タイミングＪ3から１個目のパルスの立ち上りが
６ｎｓ遅延したパルス列ＳＵＢ004 を発生する。これら
のパルス列ＳＵＢ001 〜ＳＵＢ004 を総称して基準パル
ス列ＳＵＢ00と称することにする。尚、周期Ｔ3 ではパ
ルスＳＵＢ004 の終了が次の周期パルスＲＡＴＥ0 の立
上りのタイミングに掛るため、この周期Ｔ3 で周期パル
スＲＡＴＥ0 を基準クロックＲＥＦＣＬＫの１周期分遅
延させている。
【００１０】パルス発生器１３Ｂから出力された基準パ
ルス列ＳＵＢ00は多相パルス発生器１３Ｃに入力され
る。多相パルス発生器１３Ｃは基準パルス列ＳＵＢ00を
そのまま通過させて基準パルス列ＳＵＢ00を発生させる
直通系路と、基準パルス列ＳＵＢ00を２ｎｓ遅延させる
第１遅延素子ＤＹ２と、基準パルス列ＳＵＢ00を４ｎｓ
遅延させる第２遅延素子ＤＹ４と、基準パルス列ＳＵＢ
00を６ｎｓ遅延させる第３遅延素子ＤＹ６とを有し、こ
れらの直通系路と第１〜第３遅延素子ＤＹ２，ＤＹ４，
ＤＹ６によって４相の多相パルス列ＳＵＢ00〜ＳＵＢ06
を発生させている。図７Ｄにこの多相パルス列ＳＵＢ00
〜ＳＵＢ06の波形を示す。
ルス列ＳＵＢ00は多相パルス発生器１３Ｃに入力され
る。多相パルス発生器１３Ｃは基準パルス列ＳＵＢ00を
そのまま通過させて基準パルス列ＳＵＢ00を発生させる
直通系路と、基準パルス列ＳＵＢ00を２ｎｓ遅延させる
第１遅延素子ＤＹ２と、基準パルス列ＳＵＢ00を４ｎｓ
遅延させる第２遅延素子ＤＹ４と、基準パルス列ＳＵＢ
00を６ｎｓ遅延させる第３遅延素子ＤＹ６とを有し、こ
れらの直通系路と第１〜第３遅延素子ＤＹ２，ＤＹ４，
ＤＹ６によって４相の多相パルス列ＳＵＢ00〜ＳＵＢ06
を発生させている。図７Ｄにこの多相パルス列ＳＵＢ00
〜ＳＵＢ06の波形を示す。
【００１１】多相パルス発生器１３Ｃで発生させた多相
パルス列ＳＵＢ00〜ＳＵＢ06をクロック発生器１３Ｄに
与え、各周期Ｔ0 〜Ｔ3 の毎に多相クロックＳＵＢ00〜
ＳＵＢ06の中から任意のタイミングのパルスをゲートＧ
1 ，Ｇ2 ，Ｇ3 ，Ｇ4 によって選択して基準タイミング
Ｊ0 ，Ｊ1 ，Ｊ2 ，Ｊ3 ，Ｊ0 ，Ｊ1 …から所望のタイ
ミング遅延させた位置でタイミングクロックＰ1 ，
Ｐ2 ，Ｐ3 …（図７Ｅ）を発生させ、このクロック
Ｐ1 ，Ｐ2 ，Ｐ3 …を波形フォーマッタ１４に供給する
構成としている。
パルス列ＳＵＢ00〜ＳＵＢ06をクロック発生器１３Ｄに
与え、各周期Ｔ0 〜Ｔ3 の毎に多相クロックＳＵＢ00〜
ＳＵＢ06の中から任意のタイミングのパルスをゲートＧ
1 ，Ｇ2 ，Ｇ3 ，Ｇ4 によって選択して基準タイミング
Ｊ0 ，Ｊ1 ，Ｊ2 ，Ｊ3 ，Ｊ0 ，Ｊ1 …から所望のタイ
ミング遅延させた位置でタイミングクロックＰ1 ，
Ｐ2 ，Ｐ3 …（図７Ｅ）を発生させ、このクロック
Ｐ1 ，Ｐ2 ，Ｐ3 …を波形フォーマッタ１４に供給する
構成としている。
【００１２】
【発明が解決しようとする課題】従来のクロック発生器
１３の中で特に多相パルス発生器１３Ｃでは第１遅延素
子ＤＹ２、第２遅延素子ＤＹ４、第３遅延素子ＤＹ６は
半導体回路素子（アンドゲート、オアゲート等の回路素
子を遅延素子として用いる）或は同軸ケーブルを遅延素
子として用いて構成している。
１３の中で特に多相パルス発生器１３Ｃでは第１遅延素
子ＤＹ２、第２遅延素子ＤＹ４、第３遅延素子ＤＹ６は
半導体回路素子（アンドゲート、オアゲート等の回路素
子を遅延素子として用いる）或は同軸ケーブルを遅延素
子として用いて構成している。
【００１３】このため遅延時間を正確に設定することが
むずかしいことと、タイミング発生器１３は被試験ＩＣ
２２の各端子毎に複数設けられるため、その数は数１０
００に及ぶ数になる。この結果遅延素子ＤＹ２，ＤＹ
４，ＤＹ６の数も多数必要となり、製造上手間の掛る部
分になっている。また、半導体回路素子或は同軸ケーブ
ルを用いた遅延素子は温度変動によって遅延時間が変動
することと、同軸ケーブルを遅延素子として流用した場
合には遅延素子として用いた同軸ケーブルのインピーダ
ンス不整合により反射波が発生し、この反射によってパ
ルスの符号間干渉を発生させる欠点もある。この結果、
高速動作するＩＣ試験装置では試験精度が悪くなり、試
験の信頼性が低下する欠点もある。
むずかしいことと、タイミング発生器１３は被試験ＩＣ
２２の各端子毎に複数設けられるため、その数は数１０
００に及ぶ数になる。この結果遅延素子ＤＹ２，ＤＹ
４，ＤＹ６の数も多数必要となり、製造上手間の掛る部
分になっている。また、半導体回路素子或は同軸ケーブ
ルを用いた遅延素子は温度変動によって遅延時間が変動
することと、同軸ケーブルを遅延素子として流用した場
合には遅延素子として用いた同軸ケーブルのインピーダ
ンス不整合により反射波が発生し、この反射によってパ
ルスの符号間干渉を発生させる欠点もある。この結果、
高速動作するＩＣ試験装置では試験精度が悪くなり、試
験の信頼性が低下する欠点もある。
【００１４】この発明の目的は半導体回路素子或は同軸
ケーブルのように温度変動に対して影響を受けることが
なく、然も各相の遅延時間を正確に設定することがで
き、従って製造が容易で然もタイミングクロックの設定
精度（時間の設定）を高精度に維持することができるタ
イミング発生器を提供しようとするものである。
ケーブルのように温度変動に対して影響を受けることが
なく、然も各相の遅延時間を正確に設定することがで
き、従って製造が容易で然もタイミングクロックの設定
精度（時間の設定）を高精度に維持することができるタ
イミング発生器を提供しようとするものである。
【００１５】
【課題を解決するための手段】この発明では周期パルス
と可変移相データとが与えられ、各周期毎に与えられた
可変移相データに従って基準タイミングから所定の時間
遅延した位相のパルス列を発生することができるパルス
発生器を多相パルスの相数分設けると共に、各パルス発
生器に各相に与えられる固定移相データに周期発生器か
ら与えられる可変移相データを加算する加算器と、この
加算器の加算値が基準クロックの１周期分を越える値に
達する毎に、周期パルスの位相を基準クロックの１周期
分遅延させる移相器とを設け、周期パルスの立上りのタ
イミング毎に基準タイミングから移相データで指定され
る時間遅延したタイミングでパルス列を発生させる。各
パルス発生器から出力されるパルス列は各相に与えた固
定移相データに従って順次位相がずらされており、多相
化されて出力される。
と可変移相データとが与えられ、各周期毎に与えられた
可変移相データに従って基準タイミングから所定の時間
遅延した位相のパルス列を発生することができるパルス
発生器を多相パルスの相数分設けると共に、各パルス発
生器に各相に与えられる固定移相データに周期発生器か
ら与えられる可変移相データを加算する加算器と、この
加算器の加算値が基準クロックの１周期分を越える値に
達する毎に、周期パルスの位相を基準クロックの１周期
分遅延させる移相器とを設け、周期パルスの立上りのタ
イミング毎に基準タイミングから移相データで指定され
る時間遅延したタイミングでパルス列を発生させる。各
パルス発生器から出力されるパルス列は各相に与えた固
定移相データに従って順次位相がずらされており、多相
化されて出力される。
【００１６】従って、この発明によれば基準パルス列を
多相化するために遅延素子を用いる構成を採らないから
製造が容易である。また、遅延の実行はロジック回路で
構成される移相器で実行されるため、温度変動の影響を
受けることがなく、ディジタル値に従って動作するた
め、正確に遅延時間が維持され高速動作するＩＣ試験装
置でも精度よく試験を実行することができる利点が得ら
れる。
多相化するために遅延素子を用いる構成を採らないから
製造が容易である。また、遅延の実行はロジック回路で
構成される移相器で実行されるため、温度変動の影響を
受けることがなく、ディジタル値に従って動作するた
め、正確に遅延時間が維持され高速動作するＩＣ試験装
置でも精度よく試験を実行することができる利点が得ら
れる。
【００１７】
【発明の実施の形態】図１にこの発明によるタイミング
発生器の一実施例を示す。図６と対応する部分には同一
符号を付して示す。この発明では多相パルスの相数に対
応する数のパルス発生器１３Ｂ0 ，１３Ｂ2 ，１３
Ｂ4 ，１３Ｂ6 を設けると共に、各パルス発生器１３Ｂ
0 ，１３Ｂ2 ，１３Ｂ4 ，１３Ｂ6 の各前段側に周期パ
ルスＲＡＴＥ0 の位相を制御する位相制御回路２３Ａ，
２３Ｂ，２３Ｃ，２３Ｄを設ける。この位相制御回路２
３Ａ〜２３Ｄはそれぞれ位相設定レジスタＲＧと、加算
器ＡＤＤと、移相器ＦＳとによって構成される。
発生器の一実施例を示す。図６と対応する部分には同一
符号を付して示す。この発明では多相パルスの相数に対
応する数のパルス発生器１３Ｂ0 ，１３Ｂ2 ，１３
Ｂ4 ，１３Ｂ6 を設けると共に、各パルス発生器１３Ｂ
0 ，１３Ｂ2 ，１３Ｂ4 ，１３Ｂ6 の各前段側に周期パ
ルスＲＡＴＥ0 の位相を制御する位相制御回路２３Ａ，
２３Ｂ，２３Ｃ，２３Ｄを設ける。この位相制御回路２
３Ａ〜２３Ｄはそれぞれ位相設定レジスタＲＧと、加算
器ＡＤＤと、移相器ＦＳとによって構成される。
【００１８】位相設定レジスタＲＧには各相に与える固
定移相データを設定する。つまり、発生させるべき移相
パルスＳＵＢ00〜ＳＵＢ06の基準となる位相を持つ基準
パルス列ＳＵＢ00を発生させるためのパルス発生器１３
Ｂ0 の前段に設けた位相制御回路２３Ａの位相設定レジ
スタＲＧには固定移相データとして０ｎｓを設定し、位
相制御回路２３Ｂの位相設定レジスタＲＧには固定移相
データとして２ｎｓを設定し、位相制御回路２３Ｃの位
相設定レジスタＲＧには固定移相データとして４ｎｓを
設定し、位相制御回路２３Ｄの位相設定レジスタＲＧに
は固定移相データとして６ｎｓを設定する。
定移相データを設定する。つまり、発生させるべき移相
パルスＳＵＢ00〜ＳＵＢ06の基準となる位相を持つ基準
パルス列ＳＵＢ00を発生させるためのパルス発生器１３
Ｂ0 の前段に設けた位相制御回路２３Ａの位相設定レジ
スタＲＧには固定移相データとして０ｎｓを設定し、位
相制御回路２３Ｂの位相設定レジスタＲＧには固定移相
データとして２ｎｓを設定し、位相制御回路２３Ｃの位
相設定レジスタＲＧには固定移相データとして４ｎｓを
設定し、位相制御回路２３Ｄの位相設定レジスタＲＧに
は固定移相データとして６ｎｓを設定する。
【００１９】これら各位相設定レジスタＲＧに設定した
固定移相データはそれぞれ加算器ＡＤＤの各一方の入力
端子Ｂに与える。加算器ＡＤＤの各他方の入力端子Ａに
は周期発生器１３Ａから出力される可変移相データＨＤ
ＡＴ0 を入力し、この可変移相データＨＤＡＴ0 に各相
の固定移相データを加算する。加算器ＡＤＤはこの例で
はその加算結果を出力する出力端子と、桁上げ信号を出
力する桁上げ信号出力端子ＣＹとを有する。桁上げ信号
出力端子ＣＹには加算値が８ｎｓ以上に達すると、Ｈ論
理の桁上げ信号を出力する。この桁上げ信号を移相器Ｆ
Ｓに与え、桁上げ信号が出力されている状態では周期パ
ルスＲＡＴＥ0を基準クロックＲＥＦＣＬＫの１周期分
（周期パルスＲＥＴＥ0 のパルス幅分）位相を遅延させ
る動作を実行する。
固定移相データはそれぞれ加算器ＡＤＤの各一方の入力
端子Ｂに与える。加算器ＡＤＤの各他方の入力端子Ａに
は周期発生器１３Ａから出力される可変移相データＨＤ
ＡＴ0 を入力し、この可変移相データＨＤＡＴ0 に各相
の固定移相データを加算する。加算器ＡＤＤはこの例で
はその加算結果を出力する出力端子と、桁上げ信号を出
力する桁上げ信号出力端子ＣＹとを有する。桁上げ信号
出力端子ＣＹには加算値が８ｎｓ以上に達すると、Ｈ論
理の桁上げ信号を出力する。この桁上げ信号を移相器Ｆ
Ｓに与え、桁上げ信号が出力されている状態では周期パ
ルスＲＡＴＥ0を基準クロックＲＥＦＣＬＫの１周期分
（周期パルスＲＥＴＥ0 のパルス幅分）位相を遅延させ
る動作を実行する。
【００２０】このため、移相器ＦＳは例えば図３に示す
ようにＤ型フリップフロップＤＦＦと、このＤ型フリッ
プフロップＤＦＦを通過した信号とＤ型フリップフロッ
プＤＦＦを通過しない信号を選択して取り出すマルチプ
レクサＭＵＸとによって構成することができる。マルチ
プレクサＭＵＸの制御端子Ｓに桁上げ信号を入力する。
桁上げ信号がＬ論理の状態でマルチプレクサＭＵＸは入
力端子Ａを選択し、Ｈ論理の場合は入力端子Ｂを選択す
る。従って桁上げ信号がＬ論理の場合には移相器ＦＳは
入力された周期パルスＲＡＴＥ0 をそのままの位相で通
過させる。これに対し、桁上げ信号がＨ論理に反転する
と、マルチプレクサＭＵＸは入力端子Ｂを選択し、この
場合には移相器ＦＳは周期パルスＲＡＴＥ0 に対しＤ型
フリップフロップ１段分の遅延時間を与えて出力する。
つまり、Ｄ型フリップフロップＤＦＦの各クロック入力
端子ＣＫには基準クロックＲＥＦＣＬＫが与えられる。
Ｄ型フリップフロップＤＦＦは周知のようにクロック入
力端子ＣＫに与えられるパルスの立上りのタイミングで
データ入力端子Ｄに入力されている論理値を読み込み、
次のクロックの立上りで出力端子に読み込んだ論理値を
出力する。従って桁上げ信号が発生した場合は移相器Ｆ
Ｓは周期パルスＲＡＴＥ0 を図４Ｃに示すように基準ク
ロックＲＥＦＣＬＫの１周期分Ｍだけ遅延させて出力す
る。
ようにＤ型フリップフロップＤＦＦと、このＤ型フリッ
プフロップＤＦＦを通過した信号とＤ型フリップフロッ
プＤＦＦを通過しない信号を選択して取り出すマルチプ
レクサＭＵＸとによって構成することができる。マルチ
プレクサＭＵＸの制御端子Ｓに桁上げ信号を入力する。
桁上げ信号がＬ論理の状態でマルチプレクサＭＵＸは入
力端子Ａを選択し、Ｈ論理の場合は入力端子Ｂを選択す
る。従って桁上げ信号がＬ論理の場合には移相器ＦＳは
入力された周期パルスＲＡＴＥ0 をそのままの位相で通
過させる。これに対し、桁上げ信号がＨ論理に反転する
と、マルチプレクサＭＵＸは入力端子Ｂを選択し、この
場合には移相器ＦＳは周期パルスＲＡＴＥ0 に対しＤ型
フリップフロップ１段分の遅延時間を与えて出力する。
つまり、Ｄ型フリップフロップＤＦＦの各クロック入力
端子ＣＫには基準クロックＲＥＦＣＬＫが与えられる。
Ｄ型フリップフロップＤＦＦは周知のようにクロック入
力端子ＣＫに与えられるパルスの立上りのタイミングで
データ入力端子Ｄに入力されている論理値を読み込み、
次のクロックの立上りで出力端子に読み込んだ論理値を
出力する。従って桁上げ信号が発生した場合は移相器Ｆ
Ｓは周期パルスＲＡＴＥ0 を図４Ｃに示すように基準ク
ロックＲＥＦＣＬＫの１周期分Ｍだけ遅延させて出力す
る。
【００２１】位相制御回路２３Ａの位相設定レジスタＲ
Ｇには固定移相データとして０ｎｓを設定するから、加
算器ＡＤＤは周期発生器１３Ａから出力される移相デー
タＨＤＡＴ0 （図２Ａ）がそのまま加算結果として出力
され、基準パルス発生器１３Ｂ0 に入力される。また、
位相制御器２３Ａの加算器ＡＤＤは桁上げ出力を発生す
ることはなく周期パルスＲＡＴＥも周期発生器１３Ａが
出力する周期パルスＲＡＴＥ0 （図２Ａ）のまま基準パ
ルス発生器１３Ｂ0 に入力される。
Ｇには固定移相データとして０ｎｓを設定するから、加
算器ＡＤＤは周期発生器１３Ａから出力される移相デー
タＨＤＡＴ0 （図２Ａ）がそのまま加算結果として出力
され、基準パルス発生器１３Ｂ0 に入力される。また、
位相制御器２３Ａの加算器ＡＤＤは桁上げ出力を発生す
ることはなく周期パルスＲＡＴＥも周期発生器１３Ａが
出力する周期パルスＲＡＴＥ0 （図２Ａ）のまま基準パ
ルス発生器１３Ｂ0 に入力される。
【００２２】この結果、基準パルス発生器１３Ｂ0 は図
２Ｂに示すように移相データＨＤＡＴが０ｎｓの周期Ｔ
0 では基準タイミングＪ0 に合致した位相のパルス列Ｓ
ＵＢ 001 を出力する。移相データＨＤＡＴが２ｎｓの周
期Ｔ1 では基準位相Ｊ1 から２ｎｓ遅延したパルス列Ｓ
ＵＢ002 を出力する。尚、図２に示す例では周期パルス
ＲＡＴＥ0 の周期を基準クロックＲＥＦＣＬＫの１周期
分１８ｎｓに設定した場合を示す。
２Ｂに示すように移相データＨＤＡＴが０ｎｓの周期Ｔ
0 では基準タイミングＪ0 に合致した位相のパルス列Ｓ
ＵＢ 001 を出力する。移相データＨＤＡＴが２ｎｓの周
期Ｔ1 では基準位相Ｊ1 から２ｎｓ遅延したパルス列Ｓ
ＵＢ002 を出力する。尚、図２に示す例では周期パルス
ＲＡＴＥ0 の周期を基準クロックＲＥＦＣＬＫの１周期
分１８ｎｓに設定した場合を示す。
【００２３】可変移相データＨＤＡＴ0 が４ｎｓの周期
Ｔ2 ではパルス発生器１３Ｂ0 は基準タイミングＪ2 か
ら４ｎｓ遅延したパルス列ＳＵＢ003 を出力する。可変
移相データＨＤＡＴ0 が６ｎｓの周期Ｔ4 ではパルス発
生器１３Ｂ0 は基準タイミングＪ3 から６ｎｓ遅延した
パルス列ＳＵＢ004 を出力する。尚、この可変移相デー
タＨＤＡＴ0 が６ｎｓの周期Ｔ3 では周期パルスＲＡＴ
Ｅ0 が基準クロックＲＥＦＣＬＫの１周期分遅延されて
いるが、この遅延は周期発生器１３Ａで既に与えられて
出力されている。また、可変位相データＨＤＡＴ0 は次
の周期パルスＲＡＴＥの立上りのタイミングまで時間を
遅延して６ｎｓを保持する。
Ｔ2 ではパルス発生器１３Ｂ0 は基準タイミングＪ2 か
ら４ｎｓ遅延したパルス列ＳＵＢ003 を出力する。可変
移相データＨＤＡＴ0 が６ｎｓの周期Ｔ4 ではパルス発
生器１３Ｂ0 は基準タイミングＪ3 から６ｎｓ遅延した
パルス列ＳＵＢ004 を出力する。尚、この可変移相デー
タＨＤＡＴ0 が６ｎｓの周期Ｔ3 では周期パルスＲＡＴ
Ｅ0 が基準クロックＲＥＦＣＬＫの１周期分遅延されて
いるが、この遅延は周期発生器１３Ａで既に与えられて
出力されている。また、可変位相データＨＤＡＴ0 は次
の周期パルスＲＡＴＥの立上りのタイミングまで時間を
遅延して６ｎｓを保持する。
【００２４】一方、位相制御回路２３Ｂでは位相設定レ
ジスタＲＧに固定移相データとして２ｎｓを設定する。
従って、加算器ＡＤＤはこの固定移相データとして２ｎ
ｓに入力される可変移相データＨＤＡＴ0 を加算し、そ
の加算値ＨＤＡＴ2 （図２Ｃ）を出力する。加算値ＨＤ
ＡＴ2 は周期Ｔ0 では２ｎｓとなるから、この周期Ｔ 0
では基準パルス発生器１３Ｂ1 は基準タイミングＪ0 か
ら２ｎｓ遅延したパルス列ＳＵＢ021 を発生する。移相
データＨＤＡＴ0 が２ｎｓの周期Ｔ1 では加算器ＡＤＤ
の加算値ＨＤＡＴ2 は２＋２＝４ｎｓとなるから、この
周期Ｔ1 ではパルス発生器１３Ｂ1 は基準タイミングＪ
1 から４ｎｓ遅延したパルス列ＳＵＢ02 2 を出力する。
移相データＨＤＡＴ0 が４ｎｓの周期Ｔ2 では加算器Ａ
ＤＤの加算出力は２＋４＝６ｎｓとなる。従って周期Ｔ
2 では基準タイミングＪ2 から６ｎｓ遅延したパルス列
ＳＵＢ023 がパルス発生器１３Ｂ1 から出力される。
ジスタＲＧに固定移相データとして２ｎｓを設定する。
従って、加算器ＡＤＤはこの固定移相データとして２ｎ
ｓに入力される可変移相データＨＤＡＴ0 を加算し、そ
の加算値ＨＤＡＴ2 （図２Ｃ）を出力する。加算値ＨＤ
ＡＴ2 は周期Ｔ0 では２ｎｓとなるから、この周期Ｔ 0
では基準パルス発生器１３Ｂ1 は基準タイミングＪ0 か
ら２ｎｓ遅延したパルス列ＳＵＢ021 を発生する。移相
データＨＤＡＴ0 が２ｎｓの周期Ｔ1 では加算器ＡＤＤ
の加算値ＨＤＡＴ2 は２＋２＝４ｎｓとなるから、この
周期Ｔ1 ではパルス発生器１３Ｂ1 は基準タイミングＪ
1 から４ｎｓ遅延したパルス列ＳＵＢ02 2 を出力する。
移相データＨＤＡＴ0 が４ｎｓの周期Ｔ2 では加算器Ａ
ＤＤの加算出力は２＋４＝６ｎｓとなる。従って周期Ｔ
2 では基準タイミングＪ2 から６ｎｓ遅延したパルス列
ＳＵＢ023 がパルス発生器１３Ｂ1 から出力される。
【００２５】ここで周期Ｔ2 が終了すると移相データＨ
ＤＡＴ0 は６ｎｓに変化する。この結果、加算器ＡＤＤ
は周期Ｔ3 の前半において加算値２＋６＝８ｎｓを出力
し、桁上げ信号を出力する。従って移相器ＦＳは周期パ
ルスＲＡＴＥ0 を基準クロックＲＥＦＣＬＫの１周期分
（この例では８ｎｓ）遅延させてパルス発生器１３Ｂ1
に入力する。図２Ｃに示すＲＡＴＥ2 はパルス発生器１
３Ｂ1 に入力される周期パルスを示す。
ＤＡＴ0 は６ｎｓに変化する。この結果、加算器ＡＤＤ
は周期Ｔ3 の前半において加算値２＋６＝８ｎｓを出力
し、桁上げ信号を出力する。従って移相器ＦＳは周期パ
ルスＲＡＴＥ0 を基準クロックＲＥＦＣＬＫの１周期分
（この例では８ｎｓ）遅延させてパルス発生器１３Ｂ1
に入力する。図２Ｃに示すＲＡＴＥ2 はパルス発生器１
３Ｂ1 に入力される周期パルスを示す。
【００２６】加算器ＡＤＤからパルス発生器１３Ｂ1 に
入力される移相データＨＤＡＴ2 が８ｎｓである場合、
基準クロックＲＥＦＣＬＫの１周期分遅延したと等価で
あるから、移相量としては０ｎｓと等価になる。従って
次の周期パルスが与えられたタイミングでパルス発生器
１３Ｂ1 は基準タイミングＪ4 から０ｎｓの遅延量を持
つパルス列ＳＵＢ024 を出力する。次の周期では加算器
ＡＤＤからパルス発生器１３Ｂ1 に供給される移相デー
タＨＤＡＴ2 には２ｎｓが加算され、パルス発生器１３
Ｂ1 は基準位相Ｊ0 から２ｎｓ遅延したパルス列ＳＵＢ
025 を発生する。
入力される移相データＨＤＡＴ2 が８ｎｓである場合、
基準クロックＲＥＦＣＬＫの１周期分遅延したと等価で
あるから、移相量としては０ｎｓと等価になる。従って
次の周期パルスが与えられたタイミングでパルス発生器
１３Ｂ1 は基準タイミングＪ4 から０ｎｓの遅延量を持
つパルス列ＳＵＢ024 を出力する。次の周期では加算器
ＡＤＤからパルス発生器１３Ｂ1 に供給される移相デー
タＨＤＡＴ2 には２ｎｓが加算され、パルス発生器１３
Ｂ1 は基準位相Ｊ0 から２ｎｓ遅延したパルス列ＳＵＢ
025 を発生する。
【００２７】以下同様にしてパルス発生器１３Ｂ2 は図
２Ｆに示すようにパルス列ＳＵＢ04 1 ，ＳＵＢ042 ，Ｓ
ＵＢ043 ，ＳＵＢ044 を発生し、パルス発生器１３Ｂ4
は図２Ｈに示すパルス列ＳＵＢ061 ，ＳＵＢ062 ，ＳＵ
Ｂ063 ，ＳＵＢ064 を発生する。これら図２Ｂ，Ｄ，
Ｆ，Ｈに示した各パルス列は図７に示したＳＵＢ00，Ｓ
ＵＢ02，ＳＵＢ04，ＳＵＢ06に該当し、各相毎に固定移
相データの値０ｎｓ，２ｎｓ，４ｎｓ，６ｎｓずつ遅延
した多相パルスを発生させることができる。
２Ｆに示すようにパルス列ＳＵＢ04 1 ，ＳＵＢ042 ，Ｓ
ＵＢ043 ，ＳＵＢ044 を発生し、パルス発生器１３Ｂ4
は図２Ｈに示すパルス列ＳＵＢ061 ，ＳＵＢ062 ，ＳＵ
Ｂ063 ，ＳＵＢ064 を発生する。これら図２Ｂ，Ｄ，
Ｆ，Ｈに示した各パルス列は図７に示したＳＵＢ00，Ｓ
ＵＢ02，ＳＵＢ04，ＳＵＢ06に該当し、各相毎に固定移
相データの値０ｎｓ，２ｎｓ，４ｎｓ，６ｎｓずつ遅延
した多相パルスを発生させることができる。
【００２８】このようにして各パルス発生器１３Ｂ0 〜
１３Ｂ6 から出力された多相パルス列ＳＵＢ00〜ＳＵＢ
06をクロック発生器１３Ｄに供給し、クロック発生器１
３Ｄにおいて、どの周期の何番目のパルスを選択するか
によって任意のタイミングを持つタイミングクロックを
発生させることができる。
１３Ｂ6 から出力された多相パルス列ＳＵＢ00〜ＳＵＢ
06をクロック発生器１３Ｄに供給し、クロック発生器１
３Ｄにおいて、どの周期の何番目のパルスを選択するか
によって任意のタイミングを持つタイミングクロックを
発生させることができる。
【００２９】
【発明の効果】以上説明したように、この発明によれ
ば、各パルス発生器１３Ｂ0 〜１３Ｂ6のそれぞれの前
段に位相制御器２３Ａ〜２３Ｄを設け、この位相制御器
２３Ａ〜２３Ｄにおいて、各相毎に設定した固定移相デ
ータと、周期発生器１３Ａから送られて来る可変移相デ
ータとを加算し、その加算値によりパルス発生器１３Ｂ
0〜１３Ｂ6 で発生させるパルス列の遅延量を決め、更
に加算値が基準クロックＲＥＦＣＬＫの１周期を越える
値になると周期パルスＲＡＴＥ0 を基準クロックＲＥＦ
ＣＬＫの１周期分遅延させてパルス発生器１３Ｂ0 〜１
３Ｂ6 に供給する構成としたから、半導体回路素子又は
同軸ケーブルのような遅延素子を用いることなく、図７
で説明したと等価な多相パルスを得ることができる。
ば、各パルス発生器１３Ｂ0 〜１３Ｂ6のそれぞれの前
段に位相制御器２３Ａ〜２３Ｄを設け、この位相制御器
２３Ａ〜２３Ｄにおいて、各相毎に設定した固定移相デ
ータと、周期発生器１３Ａから送られて来る可変移相デ
ータとを加算し、その加算値によりパルス発生器１３Ｂ
0〜１３Ｂ6 で発生させるパルス列の遅延量を決め、更
に加算値が基準クロックＲＥＦＣＬＫの１周期を越える
値になると周期パルスＲＡＴＥ0 を基準クロックＲＥＦ
ＣＬＫの１周期分遅延させてパルス発生器１３Ｂ0 〜１
３Ｂ6 に供給する構成としたから、半導体回路素子又は
同軸ケーブルのような遅延素子を用いることなく、図７
で説明したと等価な多相パルスを得ることができる。
【００３０】よってこの発明によれば温度変動があって
も、遅延時間が変動することはなく精度のよいタイミン
グ信号を発生させることができる。また、同軸ケーブル
を用いた場合のように、インピーダンス不整合による反
射が発生することもないから、パルスの符号間干渉を引
き起すこともない。よって高速動作するＩＣ試験装置に
適用することにより、精度の高いタイミング発生を期待
でき試験結果の信頼性を向上できる実益が得られる。
も、遅延時間が変動することはなく精度のよいタイミン
グ信号を発生させることができる。また、同軸ケーブル
を用いた場合のように、インピーダンス不整合による反
射が発生することもないから、パルスの符号間干渉を引
き起すこともない。よって高速動作するＩＣ試験装置に
適用することにより、精度の高いタイミング発生を期待
でき試験結果の信頼性を向上できる実益が得られる。
【図１】この発明の一実施例を説明するためのブロック
図。
図。
【図２】図１の動作を説明するためのタイミングチャー
ト。
ト。
【図３】図１に示した実施例に用いた移相器の一例を説
明するための接続図。
明するための接続図。
【図４】図３に示した移相器の動作を説明するための波
形図。
形図。
【図５】ＩＣ試験装置の概要を説明するためのブロック
図。
図。
【図６】従来のタイミング発生器の構成を説明するため
のブロック図。
のブロック図。
【図７】図６に示した従来のタイミング発生器の動作を
説明するためのタイミングチャート。
説明するためのタイミングチャート。
１３ タイミング発生器 １３Ａ 周期発生器 １３Ｂ，１３Ｂ0 〜１３Ｂ3 パルス発生器 ２３Ａ〜２３Ｄ 位相制御回路 １３Ｄ クロック発生器 ＨＤＡＴ0 可変移相データ
Claims (2)
- 【請求項１】 所定時間ずつ遅延した多相パルス列を発
生させ、この多相パルス列の中から所望のパルスを取出
して所望のタイミングでパルスを発生させるタイミング
発生器において、 周期パルスと可変移相データが与えられ、周期パルスが
与えられる毎に可変移相データで与えられる時間ずつ遅
延されたパルス列を発生することができるパルス発生器
を多相パルスの相数分設け、この複数のパルス発生器に
入力する可変移相データに各相毎に設けた位相設定レジ
スタに設定した固定移相データを加算し、この加算結果
が所定値に達する毎に各パルス発生器に入力する周期パ
ルスの位相を順次シフトさせ、この周期パルスの遅延に
より各パルス発生器から所定の時間ずつ遅延した多相パ
ルスを発生させ、この多相パルスの中から所望のパルス
を選択して取出すことにより所望のタイミングでパルス
を出力することを特徴とするタイミング発生器。 - 【請求項２】 請求項１記載のタイミング発生器におい
て、上記複数のパルス発生器の各前段に位相制御器を設
け、この位相制御器を位相設定レジスタと、加算器及び
移相器とによって構成し、位相設定レジスタに各相に与
える遅延時間に相当する固定移相データを設定し、この
固定移相データと周期発生器から与えられる可変移相デ
ータとを加算し、その加算値が所定値に達する毎に移相
器により周期パルスを遅相させパルス発生器から出力さ
れるパルス列の位相を順次シフトさせる構成としたこと
を特徴とするタイミング発生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9211835A JPH1152029A (ja) | 1997-08-06 | 1997-08-06 | タイミング発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9211835A JPH1152029A (ja) | 1997-08-06 | 1997-08-06 | タイミング発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1152029A true JPH1152029A (ja) | 1999-02-26 |
Family
ID=16612385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9211835A Pending JPH1152029A (ja) | 1997-08-06 | 1997-08-06 | タイミング発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1152029A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005053160A1 (ja) * | 2003-11-28 | 2005-06-09 | Advantest Corporation | 発振器、周波数逓倍器、及び試験装置 |
| CN106681296A (zh) * | 2015-11-05 | 2017-05-17 | 株洲南车时代电气股份有限公司 | 一种列车运行监控记录装置主机可靠性试验方法 |
-
1997
- 1997-08-06 JP JP9211835A patent/JPH1152029A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005053160A1 (ja) * | 2003-11-28 | 2005-06-09 | Advantest Corporation | 発振器、周波数逓倍器、及び試験装置 |
| US7321249B2 (en) | 2003-11-28 | 2008-01-22 | Advantest Corporation | Oscillator, frequency multiplier, and test apparatus |
| CN106681296A (zh) * | 2015-11-05 | 2017-05-17 | 株洲南车时代电气股份有限公司 | 一种列车运行监控记录装置主机可靠性试验方法 |
| CN106681296B (zh) * | 2015-11-05 | 2019-05-10 | 株洲南车时代电气股份有限公司 | 一种列车运行监控记录装置主机可靠性试验方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040212 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20051014 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060220 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060228 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060627 |