WO2005053160A1 - 発振器、周波数逓倍器、及び試験装置 - Google Patents

発振器、周波数逓倍器、及び試験装置 Download PDF

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Daisuke Watanabe
Toshiyuki Okayasu
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Advantest Corporation
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    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
    • G01R31/31922—Timing generation or clock distribution
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    • H03K—PULSE TECHNIQUE
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    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00019—Variable delay

Definitions

  • the present invention relates to an oscillator that generates an oscillation clock having a desired frequency, a frequency multiplier that doubles the frequency of a given reference signal, and a test apparatus for testing an electronic device.
  • Patent application 2003-399603 Filing date November 28, 2003
  • a PLL generates a high-frequency signal using a voltage-controlled oscillator (VCO), but in order to increase the Q value of the VCO, advanced technology and multiple trial designs are indispensable. Will be higher.
  • VCO voltage-controlled oscillator
  • the PLL since the PLL has high sensitivity to noise, it is affected by noise in the chip and substrate coupling noise, and it is difficult to isolate it immediately.
  • an object of the present invention is to provide an oscillator, a frequency doubler, and a test device that can solve the above-described problems. This object is achieved by a combination of features described in the independent claims.
  • the dependent claims define further advantageous specific examples of the present invention. Means for solving the problem
  • an oscillator for generating an oscillation signal of a desired frequency
  • a reference oscillation unit for generating a reference signal of a predetermined frequency.
  • a plurality of cascade-connected first variable delay circuits for receiving the reference signal, sequentially delaying the received reference signal by substantially the same delay amount, and outputting the reference signal generated by the reference oscillator.
  • a phase comparison unit that compares the phase of the delay signal output from the final stage of the plurality of first variable delay circuits, the phase of the reference signal, and the output delay of the final stage of the plurality of first variable delay circuits.
  • a delay amount control unit that controls the delay amounts of the plurality of first variable delay circuits so that the phases of the signals are substantially equal to each other, and a logical operation of an input signal input to each of the first variable delay circuits is performed. , The edge in each input signal An oscillator including a frequency addition circuit that generates a combined oscillation signal is provided.
  • the oscillator generates an oscillation signal having a frequency of k times (where k is an integer of 2 or more) the frequency of the reference signal, and 2k first variable delay circuits are cascaded, A delay amount substantially equal to lZ2k times the period of the reference signal is set, and the frequency adder circuit detects the rising edge of the oscillation signal based on the rising edge of each input signal input to the plurality of first variable delay circuits. Edges and falling edges may be generated.
  • the oscillator selects a plurality of input signals having substantially equal phase intervals from a plurality of input signals input to the plurality of first variable delay circuits, and supplies the selected input signals to a frequency addition circuit.
  • the apparatus may further include a selection unit that generates an oscillation signal having a frequency corresponding to the phase interval. Also, by selecting an arbitrary plurality of input signals from a plurality of input signals output by the plurality of first variable delay circuits and supplying the selected input signals to a frequency adding circuit, an oscillation signal having an arbitrary pattern is provided. May be further provided.
  • the oscillator may further include a filter that removes spurious components generated by skew of the plurality of input signals from the frequency components of the oscillation signal generated by the frequency addition circuit. Further, the oscillator receives the delay signals output from the final stage of the plurality of first variable delay circuits, sequentially delays the received delay signals by substantially the same delay amount as the first variable delay circuit, and outputs the delayed signals.
  • the frequency addition circuit is provided corresponding to the first variable delay circuit provided in the even-numbered stage of the plurality of first variable delay circuits, and generates a portion indicating the H level in the waveform of the oscillation signal.
  • H-level generators and a first variable delay circuit provided in an odd-numbered stage among the plurality of first variable delay circuits are provided corresponding to the L-level portions of the oscillation signal waveform.
  • a plurality of L-level generators for generating the input signal, and each H-level generator generates an input signal input to the corresponding first variable delay circuit and a half cycle of the reference signal with respect to the input signal.
  • the reference oscillator may be a crystal oscillator.
  • a frequency doubler for outputting an oscillation signal obtained by multiplying the frequency of a given reference signal by two, receiving the reference signal, and converting the received reference signal into substantially the same signal.
  • a plurality of first variable delay circuits connected in cascade that are sequentially delayed by the delay amount and output, the phase of the reference signal generated by the reference oscillator, and the final stage power of the plurality of first variable delay circuits
  • a phase comparing section for comparing the phase of the signal; and a plurality of first variable delays such that the phase of the reference signal is substantially equal to the phase of the delay signal output from the final stage of the plurality of first variable delay circuits.
  • a delay amount control unit that controls the amount of delay of the circuit, and a frequency addition unit that performs a logical operation on the input signals input to the respective first variable delay circuits to generate an oscillation signal that combines edges of the respective input signals.
  • Circuit with circuit Provide a wave number multiplier.
  • a waveform shaper supplied to the electronic device a timing generator for generating a clock signal having a desired frequency for controlling a timing at which the waveform shaper supplies a test pattern, an output signal output from the electronic device, A determination unit that compares the expected value signal based on the test pattern to determine the quality of the electronic device; a timing generator configured to generate a reference signal having a predetermined frequency; A plurality of cascade-connected first variable delay circuits for receiving a reference signal, sequentially delaying the received reference signal by substantially the same delay amount, and outputting a reference signal generated by a reference oscillator; A phase comparison unit that compares the phase of the quasi signal with the phase of the delay signal output from the last stage of the plurality of first variable delay circuits; Delay amount control units for controlling the delay amounts of the plurality of first variable delay circuits so that the phases of the delay signals output from the stages are substantially equal to each other, and the input signals input to the respective first variable delay circuits And a frequency adder circuit that generates a clock signal in which edges of respective
  • FIG. 1 is a diagram showing an example of a configuration of an oscillator 100 according to an embodiment of the present invention.
  • FIG. 2 is a timing chart showing an example of the operation of the oscillator 100.
  • FIG. 3 is a diagram showing an example of a configuration of a frequency addition circuit 50.
  • FIG. 4 is a diagram showing an example of a configuration of a selection unit 30.
  • FIG. 5 is a diagram illustrating an example of a spectrum of an oscillation signal generated by an oscillator 100.
  • FIG. 6 is a diagram showing another example of the configuration of the delay unit 20.
  • FIG. 7 is a diagram showing an example of a configuration of a test apparatus 200 for testing an electronic device 150. Explanation of reference numerals
  • FIG. 1 is a diagram illustrating an example of a configuration of an oscillator 100 according to an embodiment of the present invention.
  • the oscillator 100 in this example generates an oscillation signal of a desired frequency using a DLL (Delay Lock Loop).
  • the oscillator 100 includes a reference oscillation unit 10 and a frequency multiplier 12.
  • the reference oscillating unit 10 generates a reference signal having a predetermined frequency.
  • the reference oscillation unit 10 is, for example, a crystal oscillator.
  • the frequency multiplier 12 outputs an oscillation signal obtained by multiplying the frequency of the given reference signal by two.
  • the frequency doubler 12 includes a delay unit 20, a selection unit 30, a filter 40, a phase comparison unit 42, a loop filter 44, a delay amount control unit 46, and a frequency addition circuit 50.
  • the delay unit 20 has a plurality of first variable delay circuits (22-0-22-N, hereinafter collectively referred to as 22) connected in cascade.
  • the plurality of first variable delay circuits 22 receive the reference signal, sequentially delay the received reference signals by substantially the same delay amount, and output the delayed reference signals.
  • the phase comparing section 42 compares the phase of the reference signal generated by the reference oscillating section 10 with the phase of the delayed signal output from the final stage of the plurality of first variable delay circuits 22, and responds to the phase difference.
  • the voltage is output to the delay amount control unit 46 via the loop filter 44.
  • the delay amount control unit 46 controls the delay amounts of the plurality of first variable delay circuits 22 based on the voltage received from the phase comparison unit 42. At this time, the delay amount control unit 46 determines that the phase of the reference signal is substantially equal to the phase of the delay signal output from the final stage of the plurality of first variable delay circuits. The delay amounts of the respective first variable delay circuits are controlled so that the delay amounts become equal and the delay amounts of the respective first variable delay circuits 22 become the same.
  • the input signals ⁇ 0 to ⁇ N whose phases are shifted by a fixed amount are input to the respective first variable delay circuits 22.
  • the frequency addition circuit 50 performs a logical operation on the input signals ⁇ 0 to ⁇ N input to the respective first variable delay circuits 22 to generate an oscillation signal in which edges of the respective input signals are combined.
  • the frequency adding circuit 50 in this example generates a rising edge and a falling edge of the oscillation signal based on the rising edge of each input signal.
  • the delay amount control unit 46 sets the delay amount of the 2k cascade-connected first variable delay circuits (22-0—2 2—2k) to the delay amount substantially equal to lZ2k times the period of the reference signal. I do.
  • the delay amount of each of the first variable delay circuits (22-0-22- (2k-1)) in this way, the rising edge and the falling edge of the oscillation signal to be generated can be set.
  • a plurality of input signals ⁇ 0 — ⁇ 2k ⁇ 1 indicating the timings of the above can be generated.
  • the frequency addition circuit 50 generates an oscillation signal based on the rising edge of each input signal ⁇ 0 — ⁇ 2k-1 input to the plurality of first variable delay circuits (22-0—22- (2k-l)). Generates a rising edge and a falling edge.
  • the configuration of the frequency addition circuit 50 will be described later with reference to FIG.
  • the selection unit 30 selects a plurality of input signals having substantially equal phase intervals from the plurality of input signals ⁇ 0- ⁇ 2k-1 according to the frequency of the oscillation signal to be generated, and selects the selected input signal.
  • the signal is supplied to the frequency adding circuit 50.
  • an oscillation signal having a frequency corresponding to the phase interval can be generated.
  • the selection unit 30 selects an input signal ⁇ 2 m ⁇ 1 to be input to a plurality of first variable delay circuits 22— (2m ⁇ 1) (where m is an integer of 0—k) every two stages.
  • an oscillation signal having a frequency of kZ2 times the frequency of the reference signal can be generated.
  • the selection unit 30 selects the input signal to be input to the plurality of first variable delay circuits 22 for each stage, so that the oscillation having the frequency of the reference signal k ⁇ 1 kZ3 ⁇ 4 (where j is an integer) is performed.
  • a signal can be generated.
  • the selection unit 30 is optional By selecting a plurality of input signals, an oscillation signal having an arbitrary pattern can be generated. The configuration of the selection unit 30 will be described later with reference to FIG.
  • the filter 40 removes spurious components generated by skew of a plurality of input signals from the frequency components of the oscillation signal generated by the frequency addition circuit 50. Since the oscillator 100 in this example uses a DLL (Delay Lock Loop), the Q value of the oscillation signal is substantially equal to the Q value of the reference signal, and the Q value of the oscillation signal is lower than when the VCO is used. Can be improved. Further, the spurious component generated in the oscillation signal is also generated with a discrete center frequency band power according to the delay amount of the first variable delay circuit 22, so that it can be easily removed by the filter 40 having a simple configuration with a low Q value. Can be.
  • DLL Delay Lock Loop
  • FIG. 2 is a timing chart showing an example of the operation of the oscillator 100.
  • the oscillator 100 generates an oscillation signal (output) having a frequency four times the frequency of the reference signal.
  • a delay amount substantially equal to 1Z8 of the cycle of the reference signal is set in each of the first variable delay circuits 22.
  • the frequency addition circuit 50 detects the rising edge of the even-numbered input signal ( ⁇ 0, ⁇ 2, ⁇ 4, ⁇ 6) of the input signal ⁇ - ⁇ 7, A rising edge is generated, and a falling edge of the oscillation signal is generated from a rising edge of the odd-numbered input signals ( ⁇ 1, ⁇ 3, ⁇ 5, ⁇ 7).
  • FIG. 3 shows an example of the configuration of the frequency addition circuit 50.
  • the frequency adding circuit 50 includes a plurality of ⁇ -level generation units (52-0, 52-2,..., Hereinafter collectively referred to as 52) and a plurality of L-level generation units (53-1, 53-3 , ⁇ ⁇ ⁇ , Hereinafter collectively referred to as 53).
  • the plurality of ⁇ -level generation units 52 include first variable delay circuits (22-0, 22-2, 22-4,...) Provided in even-numbered stages of the plurality of first variable delay circuits 22. ), And generates a portion (crest portion) indicating the ⁇ level in the waveform of the oscillation signal.
  • Each of the ⁇ -level generation units 52 includes at least an input signal input to the corresponding first variable delay circuit 22 and a delay amount corresponding to the first variable delay circuit from the half cycle of the reference signal with respect to the input signal. Calculates the logical product of the input signal and the input signal delayed by the time obtained by adding, and outputs the ⁇ level voltage of the oscillation signal when the calculated logical product is ⁇ logic.
  • the ⁇ -level generation unit 52-0 outputs a corresponding input signal ⁇ 0 and a time obtained by adding a delay amount of one first variable delay circuit to a half cycle of the reference signal with respect to the input signal ⁇ 0. Delayed AND with the input signal ⁇ 5 obtained.
  • the input signal is shifted one cycle earlier.
  • a logical product of the input signal and the input signal delayed by a time obtained by adding a delay amount of one first variable delay circuit to a half cycle of the reference signal is calculated.
  • an input signal delayed by a time obtained by adding a delay amount of one first variable delay circuit to a half cycle of the reference signal with respect to the input signal is referred to as a half cycle of the reference signal with respect to the input signal.
  • An input signal whose phase is delayed by the time obtained by adding the delay amount of one variable delay circuit, and only the time obtained by subtracting the delay amount of one first variable delay circuit from the input signal in half the cycle of the reference signal Includes input signal with advanced phase.
  • the ⁇ -level generation unit 52 has a plurality of transistors (54, 62).
  • the corresponding input signal is given to the gate terminal of the transistor 62, and the transistor 54 is delayed by a time obtained by adding a delay amount of one first variable delay circuit to a half cycle of the reference signal with respect to the input signal.
  • the input signal is applied to the gate terminal.
  • Each transistor is cascaded, and a ⁇ ⁇ ⁇ level voltage is applied to the source terminal of the transistor 54.
  • the plurality of L-level generation units 53 include first variable delay circuits (22-1, 22-3, 22-5,...) Provided in odd-numbered stages of the plurality of first variable delay circuits 22. ⁇ Provided corresponding to-) to generate a portion (valley portion) indicating the L level in the oscillation signal waveform. Each of the ⁇ -level generation units 52 is configured to at least delay the input signal input to the corresponding first variable delay circuit 22 and the input signal from the half cycle of the reference signal to one first variable delay circuit. Calculates the logical product of the input signal and the input signal delayed by the added time, and outputs the L-level voltage of the oscillation signal if the calculated logical product is ⁇ logic.
  • the L-level generation unit 53 has a configuration substantially the same as that of the above-described L-level generation unit 52.
  • the L-level voltage of the oscillation signal is applied to the transistor 54 of the L-level generation unit 53.
  • the frequency adding circuit 50 outputs the sum of the signals output from the plurality of low-level generation units 52 and the plurality of L-level generation units 53 as an oscillation signal.
  • the oscillation signal In each phase of the signal the logical product calculated by the plurality of H-level generation units 52 and the plurality of L-level generation units 53 becomes H logic only, and the oscillation signal in that phase Is determined by the voltage level given to the H-level generation unit 52 or the L-level generation unit 53 that has calculated the H logic.
  • an oscillation signal can be generated with a simple configuration.
  • FIG. 4 shows an example of the configuration of the selection section 30.
  • the selection unit 30 has a plurality of AND circuits (32-0-32-N, hereinafter collectively referred to as 32) provided in parallel.
  • Each AND circuit 32 is provided corresponding to the plurality of first variable delay circuits 22, and receives an input signal input to the corresponding first variable delay circuit 22.
  • a selection signal is given to each of the AND circuits 32, and the AND of the selection signal and the input signal is output to the frequency addition circuit 50. That is, whether or not each input signal is supplied to the frequency addition circuit 50 can be controlled by each selection signal.
  • FIG. 5 shows an example of a spectrum of an oscillation signal generated by the oscillator 100.
  • the horizontal axis represents the frequency of the oscillation signal
  • the vertical axis represents the spectrum intensity at each frequency.
  • the oscillation signal has a spectrum having a predetermined center frequency f ⁇ and a Q value substantially the same as that of the reference signal. Occurs.
  • the Q value at the center frequency f is substantially equal to the Q value of the reference signal generated by the crystal oscillator, the Q value at the center frequency f can be improved as compared with the case where an oscillation signal is generated using a VCO. it can. Further, since spurious components appear discretely at positions sufficiently distant from the center frequency f, they can be easily removed with a simple filter as described above. Therefore, the oscillator 100 can generate an oscillation signal with reduced noise.
  • FIG. 6 shows another example of the configuration of the delay unit 20.
  • the delay unit 20 in this example includes a plurality of cascaded second variable delay circuits (2 in addition to the configuration of the delay unit 20 described with reference to FIG. 1).
  • the plurality of second variable delay circuits 24 are connected in cascade with the plurality of first variable delay circuits 22 in the same number.
  • the delay signals output from the final stage of the plurality of first variable delay circuits 22 are The signal is sequentially delayed by approximately the same delay amount as that of the path 22 and output to the phase comparator 42.
  • the plurality of first variable delay circuits 22 and the plurality of second variable delay circuits 24 preferably have the same characteristics. That is, it is preferable that the same delay amount is generated for the same delay setting amount. Further, it is preferable that the delay amount controller 46 (see FIG. 1) sets the delay amounts of the plurality of first variable delay circuits 22 and the plurality of second variable delay circuits 24 to the same value.
  • each of the voltage adding circuits 26 includes the first variable delay circuit 22 and the second variable delay circuit provided in the same stage. The sum of the voltage levels of the input signals respectively input to the circuit 24 is supplied to the frequency adding circuit.
  • the voltage adding circuit 26 is provided for each stage of the plurality of first variable delay circuits 22 and the plurality of second variable delay circuits 24. With such a configuration, it is possible to average and reduce the skew of each input signal caused by the element variation of the plurality of first variable delay circuits 22.
  • Each of the voltage adding circuits 26 connects the input terminals of the first variable delay circuit 22 and the second variable delay circuit 24 provided in the same stage, thereby adding the voltage levels of the respective input signals. It may be configured to have a circuit for adding the voltage levels of the respective input signals.
  • the delay unit 20 has the plurality of first variable delay circuits 22 and the plurality of second variable delay circuits 24 has been described, but as shown in FIG. It may have more variable delay circuits having the same configuration as the variable delay circuit 22.
  • the voltage adding circuit 26 can further reduce the skew of the input signal by adding the voltage levels of the input signals input to the respective variable delay circuits provided in the same stage.
  • the oscillator 100 since the oscillator 100 according to the present embodiment generates the rising edge and the falling edge of the oscillation signal by the input signal, the skew of the input signal is reduced, so that the rising edge and the falling edge are reduced. In both cases, jitter can be reduced. That is, the duty ratio of the oscillation signal can be accurately controlled to 50%.
  • FIG. 7 shows an example of a configuration of a test apparatus 200 for testing the electronic device 150.
  • the test apparatus 200 includes a pattern generator 110, a waveform shaper 120, a timing generator 130, and And a decision unit 140.
  • the pattern generator 110 generates a test pattern for testing the electronic device 150, and supplies the generated test pattern to the waveform shaper 120. Further, the pattern generator 110 generates an expected value signal to be output from the electronic device 150 according to the test pattern, and supplies the expected value signal to the determiner 140.
  • the waveform shaper 120 shapes the test pattern and supplies the test pattern to the electronic device 150. Further, the timing generator 130 generates a clock signal having a desired frequency for controlling the timing at which the waveform shaper 120 supplies a test pattern.
  • the timing generator 130 includes the oscillator 100 described with reference to FIGS. 1 to 6 in order to generate the clock signal.
  • the test apparatus 200 may include the oscillator 100 described with reference to FIGS. 1 to 6 in order to generate a reference clock for operating each component of the test apparatus 200.
  • the determiner 140 compares the output signal output from the electronic device 150 with an expected value signal based on a test pattern to determine whether the electronic device 150 is good or bad.
  • the test can be performed using a clock with low noise, so that the quality of the electronic device 150 can be accurately determined.
  • an oscillation signal with low noise can be easily generated.

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Abstract

　所望の周波数の発振信号を生成する発振器であって、予め定められた周波数の基準信号を生成する基準発振部と、基準信号を受け取り、受け取った基準信号を略同一の遅延量で順次遅延させて出力する、縦続接続された複数の第１可変遅延回路と、基準発振部が生成した基準信号の位相と、複数の第１可変遅延回路の最終段から出力される遅延信号の位相とを比較する位相比較部と、基準信号の位相と、複数の第１可変遅延回路の最終段から出力される遅延信号の位相とが略等しくなるように、複数の第１可変遅延回路の遅延量を制御する遅延量制御部と、それぞれの第１可変遅延回路に入力される入力信号を論理演算することにより、それぞれの入力信号におけるエッジを合成した発振信号を生成する周波数加算回路とを備える発振器を提供する。

Description

明 細 書
発振器、周波数遁倍器、及び試験装置
技術分野
[0001] 本発明は、所望の周波数の発振クロックを生成する発振器、与えられる基準信号の 周波数を遁倍する周波数遁倍器、及び電子デバイスを試験するための試験装置に 関する。文献の参照による組み込みが認められる指定国については、下記の出願に 記載された内容を参照により本出願に組み込み、本出願の記載の一部とする。
特願 2003-399603 出願日 平成 15年 11月 28日
背景技術
[0002] 近年、例えば高速通信に用いる搬送波やクロック信号等の高周波化が著しい。この ような高周波信号を用いて高精度な動作を保証するためには、信号に生じるスプリア スゃ位相雑音を低減する必要がある。従来、このような高周波信号を、 PLL (Phase Lock Loop)を用いて生成している。
発明の開示
発明が解決しょうとする課題
[0003] PLLは、電圧制御発振器 (VCO)を用いて高周波信号を生成するが、 VCOの Q値 を高めるためには、高度な技術と幾度にもわたる試行設計が不可欠であり、開発コス トが高くなつてしまう。また、 PLLは雑音に対する感度が高いため、チップ内雑音、基 板カップリング雑音の影響を受けやすぐそれらからのアイソレーションも困難である。
[0004] また、 PLLをオンチップで実装する場合には、素子バラツキにより平均的に Q値の 高い VCOを設計することは困難である。また、 VCOに LCタンク回路方式を用いてい る場合には、誘導素子と容量素子の配置面積が極めて大きくなり、ロジック回路等の 他の回路の使用領域を圧迫してしまう。
[0005] このため本発明は、上述した課題を解決することのできる発振器、周波数遁倍器、 及び試験装置を提供することを目的とする。この目的は、請求の範囲における独立 項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利 な具体例を規定する。 課題を解決するための手段
[0006] 上記課題を解決するために、本発明の第 1の形態においては、所望の周波数の発 振信号を生成する発振器であって、予め定められた周波数の基準信号を生成する 基準発振部と、基準信号を受け取り、受け取った基準信号を略同一の遅延量で順次 遅延させて出力する、縦続接続された複数の第 1可変遅延回路と、基準発振部が生 成した基準信号の位相と、複数の第 1可変遅延回路の最終段から出力される遅延信 号の位相とを比較する位相比較部と、基準信号の位相と、複数の第 1可変遅延回路 の最終段力 出力される遅延信号の位相とが略等しくなるように、複数の第 1可変遅 延回路の遅延量を制御する遅延量制御部と、それぞれの第 1可変遅延回路に入力 される入力信号を論理演算することにより、それぞれの入力信号におけるエッジを合 成した発振信号を生成する周波数加算回路とを備える発振器を提供する。
[0007] 発振器は、基準信号の周波数の k倍 (但し kは 2以上の整数)の周波数を有する発 振信号を生成するものであって、第 1可変遅延回路は、 2k個縦続接続され、基準信 号の周期の lZ2k倍と略等しい遅延量がそれぞれ設定され、周波数加算回路は、 複数の第 1可変遅延回路に入力されるそれぞれの入力信号の立ち上がりエッジに基 づいて、発振信号の立ち上がりエッジ及び立ち下がりエッジを生成してよい。
[0008] 発振器は、複数の第 1可変遅延回路に入力される複数の入力信号のうち、位相間 隔が略等しい複数の入力信号を選択し、選択した入力信号を周波数加算回路に供 給することにより、位相間隔に応じた周波数を有する発振信号を生成させる選択部を 更に備えてよい。また、複数の第 1可変遅延回路が出力する複数の入力信号のうち、 任意の複数の入力信号を選択し、選択した入力信号を周波数加算回路に供給する ことにより、任意のパターンを有する発振信号を生成させる選択部を更に備えてもよ い。
[0009] 発振器は、周波数加算回路が生成した発振信号の周波数成分から、複数の入力 信号のスキューにより生じるスプリアス成分を除去するフィルタを更に備えてよい。ま た、発振器は、複数の第 1可変遅延回路の最終段から出力される遅延信号を受け取 り、受けとつた遅延信号を第 1可変遅延回路と略同一の遅延量で順次遅延させて出 力する、縦続接続された複数の第 2可変遅延回路と、複数の第 1可変遅延回路及び 複数の第 2可変遅延回路において、同一の段に設けられた第 1可変遅延回路及び 第 2可変遅延回路にそれぞれ入力される入力信号の電圧レベルを加算して周波数 加算回路に供給する、複数の第 1可変遅延回路及び複数の第 2可変遅延回路の各 段毎に設けられた複数の電圧加算回路とを更に備えてよい。
[0010] 周波数加算回路は、複数の第 1可変遅延回路のうち偶数段に設けられた第 1可変 遅延回路に対応して設けられ、発振信号の波形のうち Hレベルを示す部分を生成す るための複数の Hレベル生成部と、複数の第 1可変遅延回路のうち奇数段に設けら れた第 1可変遅延回路に対応して設けられ、発振信号の波形のうち Lレベルを示す 部分を生成するための複数の Lレベル生成部とを有し、それぞれの Hレベル生成部 は、対応する第 1可変遅延回路に入力される入力信号と、当該入力信号に対して基 準信号の半周期に第 1可変遅延回路一個分の遅延量を加えた時間だけ遅延された 入力信号との論理積を演算し、算出した論理積が H論理の場合に、発振信号の Hレ ベルの電圧を出力し、それぞれの Lレベル生成部は、対応する第 2可変遅延回路に 入力される入力信号と、当該入力信号に対して基準信号の半周期に第 1可変遅延 回路一個分の遅延量を加えた時間だけ遅延された入力信号との論理積を演算し、 算出した論理積が H論理の場合に、発振信号の Lレベルの電圧を出力し、周波数加 算回路は、複数の Hレベル生成部及び複数の Lレベル生成部が出力する信号の和 を、発振信号として出力してよい。また、基準発振部は、水晶発振器であってよい。
[0011] 本発明の第 2の形態においては、与えられる基準信号の周波数を遁倍した発振信 号を出力する周波数遁倍器であって、基準信号を受け取り、受け取った基準信号を 略同一の遅延量で順次遅延させて出力する、縦続接続された複数の第 1可変遅延 回路と、基準発振部が生成した基準信号の位相と、複数の第 1可変遅延回路の最終 段力 出力される遅延信号の位相とを比較する位相比較部と、基準信号の位相と、 複数の第 1可変遅延回路の最終段から出力される遅延信号の位相とが略等しくなる ように、複数の第 1可変遅延回路の遅延量を制御する遅延量制御部と、それぞれの 第 1可変遅延回路に入力される入力信号を論理演算することにより、それぞれの入 力信号におけるエッジを合成した発振信号を生成する周波数加算回路とを備える周 波数遁倍器を提供する。 [0012] 本発明の第 3の形態においては、電子デバイスを試験する試験装置であって、電 子デバイスを試験するための試験パターンを生成するパターン発生器と、試験バタ ーンを整形して電子デバイスに供給する波形整形器と、波形整形器が試験パターン を供給するタイミングを制御するための、所望の周波数を有するクロック信号を生成 するタイミング発生器と、電子デバイスが出力する出力信号と、試験パターンに基づ く期待値信号とを比較して、電子デバイスの良否を判定する判定器とを備え、タイミン グ発生器は、予め定められた周波数の基準信号を生成する基準発振部と、基準信 号を受け取り、受け取った基準信号を略同一の遅延量で順次遅延させて出力する、 縦続接続された複数の第 1可変遅延回路と、基準発振部が生成した基準信号の位 相と、複数の第 1可変遅延回路の最終段から出力される遅延信号の位相とを比較す る位相比較部と、基準信号の位相と、複数の第 1可変遅延回路の最終段から出力さ れる遅延信号の位相とが略等しくなるように、複数の第 1可変遅延回路の遅延量を制 御する遅延量制御部と、それぞれの第 1可変遅延回路に入力される入力信号を論理 演算することにより、それぞれの入力信号におけるエッジを合成したクロック信号を生 成する周波数加算回路とを有する試験装置を提供する。
[0013] なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなぐ これらの特徴群のサブコンビネーションもまた、発明となりうる。
発明の効果
[0014] 本発明によれば、雑音の少な!/、発振信号を容易に生成することができる。
図面の簡単な説明
[0015] [図 1]本発明の実施形態に係る発振器 100の構成の一例を示す図である。
[図 2]発振器 100の動作の一例を示すタイミングチャートである。
[図 3]周波数加算回路 50の構成の一例を示す図である。
[図 4]選択部 30の構成の一例を示す図である。
[図 5]発振器 100が生成する発振信号のスペクトルの一例を示す図である。
[図 6]遅延部 20の構成の他の例を示す図である。
[図 7]電子デバイス 150を試験するための試験装置 200の構成の一例を示す図であ る。 符号の説明
[0016] 10 · · '基準発振部、 12· · '周波数遁倍器、 20· · '遅延部、 22· · '第 1可変遅延回路 、 24· · '第 2可変遅延回路、 26 · · ·電圧加算回路、 30· · '選択部、 32· · '論理積回 路、 40· · 'フィルタ、 42· · '位相比較部、 44· · 'ループフィルタ、 46 · · '遅延量制御 部、 50· · '周波数加算回路、 52· · ·Ηレベル生成部、 53 · · 'Lレベル生成部、 54、 6 2…トランジスタ、 100…発振器、 110…パターン発生器、 120…波形整形器、 1 30 · · 'タイミング発生器、 140· · '判定器、 150· · '電子デバイス、 200· · '試験装置 発明を実施するための最良の形態
[0017] 以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の 範隨こかかる発明を限定するものではなぐまた実施形態の中で説明されている特 徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
[0018] 図 1は、本発明の実施形態に係る発振器 100の構成の一例を示す図である。本例 における発振器 100は、 DLL (Delay Lock Loop)を用いて所望の周波数の発振信 号を生成する。発振器 100は、基準発振部 10、及び周波数遁倍器 12を備える。基 準発振部 10は、予め定められた周波数の基準信号を生成する。基準発振部 10は、 例えば水晶発振器であってょ 、。
[0019] 周波数遁倍器 12は、与えられる基準信号の周波数を遁倍した発振信号を出力す る。周波数遁倍器 12は、遅延部 20、選択部 30、フィルタ 40、位相比較部 42、ルー プフィルタ 44、遅延量制御部 46、及び周波数加算回路 50を備える。
[0020] 遅延部 20は、縦続接続された複数の第 1可変遅延回路（22— 0— 22— N、以下 22 と総称する)を有する。複数の第 1可変遅延回路 22は、基準信号を受け取り、受け取 つた基準信号をそれぞれ略同一の遅延量で順次遅延させて出力する。
[0021] 位相比較部 42は、基準発振部 10が生成した基準信号の位相と、複数の第 1可変 遅延回路 22の最終段力 出力される遅延信号の位相とを比較し、位相差に応じた 電圧をループフィルタ 44を介して遅延量制御部 46に出力する。
[0022] 遅延量制御部 46は、位相比較部 42から受け取った電圧に基づいて、複数の第 1 可変遅延回路 22の遅延量を制御する。このとき、遅延量制御部 46は、基準信号の 位相と、複数の第 1可変遅延回路の最終段から出力される遅延信号の位相とが略等 しくなり、且つそれぞれの第 1可変遅延回路 22における遅延量が同一となるように、 それぞれの第 1可変遅延回路の遅延量を制御する。
[0023] すなわち、それぞれの第 1可変遅延回路 22には、図 2に示すように、位相が一定量 ずつずれた入力信号 φ 0— φ Nが入力される。周波数加算回路 50は、それぞれの 第 1可変遅延回路 22に入力される入力信号 φ 0— φ Nを論理演算することにより、そ れぞれの入力信号におけるエッジを合成した発振信号を生成する。本例における周 波数加算回路 50は、それぞれの入力信号の立ち上がりエッジに基づいて、発振信 号の立ち上がりエッジ及び立ち下がりエッジを生成する。
[0024] 例えば、基準信号の周波数の k倍 (但し kは 2以上の整数)の周波数を有する発振 信号を生成する場合、第 1可変遅延回路 22は、 2k個縦続接続されることが好ましい 。この場合遅延量制御部 46は、 2k個縦続接続された第 1可変遅延回路（22-0— 2 2— 2k)の遅延量を、基準信号の周期の lZ2k倍と略等しい遅延量にそれぞれ設定 する。このようにそれぞれの第 1可変遅延回路（22— 0— 22— (2k— 1) )の遅延量を設 定することにより、生成するべき発振信号のそれぞれの立ち上がりエッジ及び立ち下 力 Sりエッジのタイミングを示す複数の入力信号 φ 0— φ 2k— 1を生成することができる 。周波数加算回路 50は、複数の第 1可変遅延回路（22-0— 22-(2k-l) )に入力さ れるそれぞれの入力信号 φ 0— φ 2k— 1の立ち上がりエッジに基づいて、発振信号 の立ち上がりエッジ及び立ち下がりエッジを生成する。周波数加算回路 50の構成に ついては、図 3において後述する。
[0025] また、選択部 30は、生成するべき発振信号の周波数に応じて、複数の入力信号 φ 0— φ 2k— 1から、位相間隔が略等しい複数の入力信号を選択し、選択した入力信 号を周波数加算回路 50に供給する。このような制御により、位相間隔に応じた周波 数を有する発振信号を生成することができる。例えば、選択部 30が、 2段毎の複数の 第 1可変遅延回路 22— (2m— 1) (但し mは、 0— kの整数）に入力される入力信号 φ 2 m— 1を選択することにより、基準信号の周波数の kZ2倍の周波数の発振信号を生 成することができる。つまり、選択部 30が、 ¾段毎の複数の第 1可変遅延回路 22に 入力される入力信号を選択することにより、基準信号の周波数の k一 kZ¾ (但し jは 整数)の周波数を有する発振信号を生成することができる。また、選択部 30が、任意 の複数の入力信号を選択することにより、任意のパターンを有する発振信号を生成 することもできる。選択部 30の構成については、図 4において後述する。
[0026] また、フィルタ 40は、周波数加算回路 50が生成した発振信号の周波数成分から、 複数の入力信号のスキューにより生じるスプリアス成分を除去する。本例における発 振器 100は、 DLL (Delay Lock Loop)を用いているため、発振信号の Q値は、基準 信号の Q値と略等しくなり、 VCOを用いる場合に比べ、発振信号の Q値を向上させる ことができる。また、発振信号に生じるスプリアス成分は、第 1可変遅延回路 22の遅 延量に応じて、中心周波数帯域力も離散して生じるため、 Q値の低い簡易な構成の フィルタ 40によって容易に除去することができる。
[0027] 図 2は、発振器 100の動作の一例を示すタイミングチャートである。本例において発 振器 100は、基準信号の周波数の 4倍の周波数を有する発振信号 (output)を生成 する。前述したように、それぞれの第 1可変遅延回路 22には、基準信号の周期の 1Z 8と略等しい遅延量が設定される。そして、周波数加算回路 50は、それぞれの入力 信号 φ θ— φ 7のうち、偶数番目の入力信号（φ 0、 φ 2、 φ 4、 φ 6)の立ち上力りエツ ジから、発振信号の立ち上がりエッジを生成し、奇数番目の入力信号（Φ 1、 φ 3、 φ 5、 φ 7)の立ち上がりエッジから、発振信号の立ち下がりエッジを生成する。
[0028] 図 3は、周波数加算回路 50の構成の一例を示す。本例において周波数加算回路 50は、複数の Ηレベル生成部（52— 0、 52-2, · · ·、以下 52と総称する）、及び複数 の Lレベル生成部（53—1、 53-3, · · ·、以下 53と総称する）を有する。
[0029] 複数の Ηレベル生成部 52は、複数の第 1可変遅延回路 22のうち偶数段に設けら れた第 1可変遅延回路（22— 0、 22-2, 22-4, · · - )に対応して設けられ、発振信号 の波形のうち Ηレベルを示す部分（山部分)を生成する。それぞれの Ηレベル生成部 52は、少なくとも、対応する第 1可変遅延回路 22に入力される入力信号と、当該入 力信号に対して基準信号の半周期から第 1可変遅延回路一個分の遅延量を加えた 時間だけ遅延された入力信号との論理積を演算し、算出した論理積が Η論理の場合 に、発振信号の Ηレベルの電圧を出力する。
[0030] 例えば、 Ηレベル生成部 52— 0は、対応する入力信号 φ 0と、入力信号 φ 0に対し て基準信号の半周期に第 1可変遅延回路一個分の遅延量を加えた時間だけ遅延さ れた入力信号 φ 5との論理積を演算する。ここで、例えば第 1可変遅延回路 22の最 終段に入力される入力信号に対しては、遅延された入力信号は存在しないが、この ような場合、当該入力信号を 1周期前にずらした場合に、当該入力信号に対して基 準信号の半周期に第 1可変遅延回路一個分の遅延量を加えた時間だけ遅延された 入力信号との論理積を演算する。即ち、当該入力信号に対して基準信号の半周期 に第 1可変遅延回路一個分の遅延量を加えた時間だけ遅延された入力信号とは、 当該入力信号に対して基準信号の半周期に第 1可変遅延回路一個分の遅延量を加 えた時間だけ位相が遅れている入力信号と、当該入力信号に対して基準信号の半 周期に第 1可変遅延回路一個分の遅延量を減じた時間だけ位相が進んでいる入力 信号とを含む。
[0031] 本例において、 Ηレベル生成部 52は、複数のトランジスタ（54、 62)を有する。トラ ンジスタ 62には、対応する入力信号がゲート端子に与えられ、トランジスタ 54には、 当該入力信号に対して基準信号の半周期に第 1可変遅延回路一個分の遅延量を加 えた時間だけ遅延された入力信号がゲート端子に与えられる。それぞれのトランジス タは縦続接続され、トランジスタ 54のソース端子に Ηレベルの電圧が与えられる。こ のような構成により、与えられる入力信号の論理積力 ¾論理である場合に、発振信号 の Ηレベルの電圧を出力する。
[0032] また、複数の Lレベル生成部 53は、複数の第 1可変遅延回路 22のうち奇数段に設 けられた第 1可変遅延回路（22— 1、 22-3, 22-5, · · -)に対応して設けられ、発振 信号の波形のうち Lレベルを示す部分 (谷部分)を生成する。それぞれの Ηレベル生 成部 52は、少なくとも、対応する第 1可変遅延回路 22に入力される入力信号と、当 該入力信号に対して基準信号の半周期から第 1可変遅延回路一個分の遅延量を加 えた時間だけ遅延された入力信号との論理積を演算し、算出した論理積が Η論理の 場合に、発振信号の Lレベルの電圧を出力する。
[0033] Lレベル生成部 53は、前述した Ηレベル生成部 52と略同一の構成を有する力 L レベル生成部 53のトランジスタ 54には、発振信号の Lレベルの電圧が与えられる。そ して、周波数加算回路 50は、複数の Ηレベル生成部 52及び複数の Lレベル生成部 53が出力する信号の和を、発振信号として出力する。このような構成により、発振信 号のそれぞれの位相にお!/、て、複数の Hレベル生成部 52及び複数の Lレベル生成 部 53が算出する論理積は、いずれか一つのみが H論理となり、当該位相における発 振信号の値は、 H論理を算出した Hレベル生成部 52又は Lレベル生成部 53に与え られる電圧レベルによって決定される。本例における周波数加算回路 50によれば、 簡易な構成によって、発振信号を生成することができる。
[0034] 図 4は、選択部 30の構成の一例を示す。本例において選択部 30は、並列に設けら れた複数の論理積回路（32 - 0— 32 - N、以下 32と総称する）を有する。それぞれの 論理積回路 32は、複数の第 1可変遅延回路 22と対応して設けられ、対応する第 1可 変遅延回路 22に入力される入力信号を受け取る。また、それぞれの論理積回路 32 には、それぞれ選択信号が与えられ、選択信号と入力信号との論理積を周波数加算 回路 50に出力する。即ち、それぞれの入力信号を周波数加算回路 50に供給するか 否かを、それぞれの選択信号により制御することができる。
[0035] 図 5は、発振器 100が生成する発振信号のスペクトルの一例を示す。図 5において 横軸は発振信号の周波数を示し、縦軸はそれぞれの周波数におけるスペクトル強度 を示す。図 5に示すように、発振信号は、所定の中心周波数 f 〖こ、基準信号と略同 一の Q値を有するスペクトルを有しており、中心周波数 f を中心として、 f Zn毎に スプリアス成分が生じる。
[0036] 中心周波数 f における Q値は、水晶発振器が生成した基準信号の Q値と略等しい ため、 VCOを用いて発振信号を生成する場合に比べ、中心周波数 f における Q値 を向上させることができる。また、スプリアス成分は、中心周波数 f から十分離れた 位置に離散して現れるため、前述したように簡易なフィルタで容易に除去することが できる。このため、発振器 100は雑音を低減した発振信号を生成することができる。
[0037] 図 6は、遅延部 20の構成の他の例を示す。本例における遅延部 20は、図 1に関連 して説明した遅延部 20の構成に加え、縦続接続された複数の第 2可変遅延回路（2
4 0— 24— N、以下 24と総称する）、及び複数の電圧加算回路（26— 0— 26— N、以 下 26と総称する）を更に有する。
[0038] 複数の第 2可変遅延回路 24は、複数の第 1可変遅延回路 22と同数縦続接続され
、複数の第 1可変遅延回路 22の最終段から出力される遅延信号を、第 1可変遅延回 路 22と略同一の遅延量で順次遅延させて位相比較部 42に出力する。複数の第 1可 変遅延回路 22及び複数の第 2可変遅延回路 24は、同一の特性を有することが好ま しい。つまり、同一の遅延設定量に対し、同一の遅延量を生じることが好ましい。また 、遅延量制御部 46 (図 1参照）は、複数の第 1可変遅延回路 22及び複数の第 2可変 遅延回路 24の遅延量を同一の値に設定することが好ましい。
[0039] それぞれの電圧加算回路 26は、複数の第 1可変遅延回路 22及び複数の第 2可変 遅延回路 24において、同一の段に設けられた第 1可変遅延回路 22及び第 2可変遅 延回路 24にそれぞれ入力される入力信号の電圧レベルを加算して前記周波数加算 回路に供給する。電圧加算回路 26は、複数の第 1可変遅延回路 22及び複数の第 2 可変遅延回路 24の各段毎に設けられる。このような構成により、複数の第 1可変遅延 回路 22の素子バラツキにより生じるそれぞれの入力信号のスキューを平均化して低 減することができる。
[0040] それぞれの電圧加算回路 26は、同一の段に設けられた第 1可変遅延回路 22及び 第 2可変遅延回路 24の入力端子を接続することにより、それぞれの入力信号の電圧 レベルを加算する構成であってよぐそれぞれの入力信号の電圧レベルを加算する ための回路を有する構成であってもよい。
[0041] また、遅延部 20が複数の第 1可変遅延回路 22及び複数の第 2可変遅延回路 24を 有する場合について説明したが、図 6に示すように、遅延部 20は、複数の第 1可変遅 延回路 22と同一の構成を有する更に多くの複数の可変遅延回路を有して 、てもよ ヽ 。この場合、電圧加算回路 26は、同一の段に設けられたそれぞれの可変遅延回路 に入力される入力信号の電圧レベルを加算することにより、入力信号のスキューをよ り低減することがでさる。
[0042] また、本例における発振器 100は、発振信号の立ち上がりエッジ及び立ち下がりェ ッジをそれぞれ入力信号によって生成しているため、入力信号のスキューを低減する ことにより、立ち上がりエッジ及び立ち下がりエッジの両方におけるジッタを低減する ことができる。即ち、発振信号の Duty比を 50%に精度よく制御することができる。
[0043] 図 7は、電子デバイス 150を試験するための試験装置 200の構成の一例を示す。
試験装置 200は、パターン発生器 110、波形整形器 120、タイミング発生器 130、及 び判定器 140を備える。
[0044] パターン発生器 110は、電子デバイス 150を試験するための試験パターンを生成し 、波形整形器 120に供給する。また、パターン発生器 110は、試験パターンに応じて 電子デバイス 150が出力するべき期待値信号を生成し、判定器 140に供給する。
[0045] 波形整形器 120は、試験パターンを整形して電子デバイス 150に供給する。またタ イミング発生器 130は、波形整形器 120が試験パターンを供給するタイミングを制御 するための、所望の周波数を有するクロック信号を生成する。ここで、タイミング発生 器 130は、当該クロック信号を生成するために、図 1から図 6において説明した発振 器 100を有する。また、試験装置 200は、試験装置 200の各構成要素を動作させる ための基準クロックを生成するために、図 1から図 6において説明した発振器 100を 備えていてもよい。
[0046] 判定器 140は、電子デバイス 150が出力する出力信号と、試験パターンに基づく期 待値信号とを比較して、電子デバイス 150の良否を判定する。本例における試験装 置 200によれば、雑音の少ないクロックを用いて試験を行うことができるため、電子デ バイス 150の良否を精度よく判定することができる。
[0047] 以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実 施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または 改良を加えることが可能であることが当業者に明らかである。その様な変更または改 良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から 明らかである。
産業上の利用可能性
[0048] 以上から明らかなように、本発明によれば、雑音の少ない発振信号を容易に生成 することができる。

Claims

請求の範囲
[1] 所望の周波数の発振信号を生成する発振器であって、
予め定められた周波数の基準信号を生成する基準発振部と、
前記基準信号を受け取り、受け取った前記基準信号を略同一の遅延量で順次遅 延させて出力する、縦続接続された複数の第 1可変遅延回路と、
前記基準発振部が生成した前記基準信号の位相と、前記複数の第 1可変遅延回 路の最終段から出力される遅延信号の位相とを比較する位相比較部と、
前記基準信号の位相と、前記複数の第 1可変遅延回路の最終段から出力される遅 延信号の位相とが略等しくなるように、前記複数の第 1可変遅延回路の遅延量を制 御する遅延量制御部と、
それぞれの前記第 1可変遅延回路に入力される入力信号を論理演算することによ り、それぞれの前記入力信号におけるエッジを合成した前記発振信号を生成する周 波数加算回路と
を備える発振器。
[2] 前記発振器は、前記基準信号の周波数の k倍 (但し kは 2以上の整数)の周波数を 有する前記発振信号を生成するものであって、
前記第 1可変遅延回路は、 2k個縦続接続され、前記基準信号の周期の lZ2k倍と 略等 ヽ遅延量がそれぞれ設定され、
前記周波数加算回路は、前記複数の第 1可変遅延回路に入力されるそれぞれの 前記入力信号の立ち上がりエッジに基づいて、前記発振信号の立ち上がりエッジ及 び立ち下がりエッジを生成する
請求項 1に記載の発振器。
[3] 前記複数の第 1可変遅延回路に入力される複数の前記入力信号のうち、位相間隔 が略等し 、複数の前記入力信号を選択し、選択した前記入力信号を前記周波数カロ 算回路に供給することにより、前記位相間隔に応じた周波数を有する前記発振信号 を生成させる選択部を更に備える請求項 2に記載の発振器。
[4] 前記複数の第 1可変遅延回路が出力する複数の前記入力信号のうち、任意の複 数の前記入力信号を選択し、選択した前記入力信号を前記周波数加算回路に供給 することにより、任意のパターンを有する前記発振信号を生成させる選択部を更に備 える請求項 2に記載の発振器。
[5] 前記周波数加算回路が生成した前記発振信号の周波数成分から、前記複数の入 力信号のスキューにより生じるスプリアス成分を除去するフィルタを更に備える請求項 2に記載の発振器。
[6] 前記複数の第 1可変遅延回路の最終段から出力される前記遅延信号を受け取り、 受けとつた前記遅延信号を前記第 1可変遅延回路と略同一の遅延量で順次遅延さ せて出力する、縦続接続された複数の第 2可変遅延回路と、
前記複数の第 1可変遅延回路及び前記複数の第 2可変遅延回路において、同一 の段に設けられた前記第 1可変遅延回路及び前記第 2可変遅延回路にそれぞれ入 力される前記入力信号の電圧レベルを加算して前記周波数加算回路に供給する、 前記複数の第 1可変遅延回路及び前記複数の第 2可変遅延回路の各段毎に設けら れた複数の電圧加算回路と
を更に備える請求項 2に記載の発振器。
[7] 前記周波数加算回路は、
前記複数の第 1可変遅延回路のうち偶数段に設けられた前記第 1可変遅延回路に 対応して設けられ、前記発振信号の波形のうち Hレベルを示す部分を生成するため の複数の Hレベル生成部と、
前記複数の第 1可変遅延回路のうち奇数段に設けられた前記第 1可変遅延回路に 対応して設けられ、前記発振信号の波形のうち Lレベルを示す部分を生成するため の複数の Lレベル生成部と
を有し、
それぞれの前記 Hレベル生成部は、対応する前記第 1可変遅延回路に入力される 入力信号と、当該入力信号に対して前記基準信号の半周期に前記第 1可変遅延回 路一個分の遅延量を加えた時間だけ遅延された前記入力信号との論理積を演算し 、算出した論理積が H論理の場合に、前記発振信号の Hレベルの電圧を出力し、 それぞれの前記 Lレベル生成部は、対応する前記第 2可変遅延回路に入力される 入力信号と、当該入力信号に対して前記基準信号の半周期に前記第 1可変遅延回 路一個分の遅延量を加えた時間だけ遅延された前記入力信号との論理積を演算し
、算出した論理積が H論理の場合に、前記発振信号の Lレベルの電圧を出力し、 前記周波数加算回路は、前記複数の Hレベル生成部及び前記複数の Lレベル生 成部が出力する信号の和を、前記発振信号として出力する
請求項 2に記載の発振器。
[8] 前記基準発振部は、水晶発振器である請求項 1に記載の発振器。
[9] 与えられる基準信号の周波数を遁倍した発振信号を出力する周波数遁倍器であつ て、
前記基準信号を受け取り、受け取った前記基準信号を略同一の遅延量で順次遅 延させて出力する、縦続接続された複数の第 1可変遅延回路と、
前記基準発振部が生成した前記基準信号の位相と、前記複数の第 1可変遅延回 路の最終段から出力される遅延信号の位相とを比較する位相比較部と、
前記基準信号の位相と、前記複数の第 1可変遅延回路の最終段から出力される遅 延信号の位相とが略等しくなるように、前記複数の第 1可変遅延回路の遅延量を制 御する遅延量制御部と、
それぞれの前記第 1可変遅延回路に入力される入力信号を論理演算することによ り、それぞれの前記入力信号におけるエッジを合成した前記発振信号を生成する周 波数加算回路と
を備える周波数遁倍器。
[10] 電子デバイスを試験する試験装置であって、
前記電子デバイスを試験するための試験パターンを生成するパターン発生器と、 前記試験パターンを整形して前記電子デバイスに供給する波形整形器と、 前記波形整形器が前記試験パターンを供給するタイミングを制御するための、所望 の周波数を有するクロック信号を生成するタイミング発生器と、
前記電子デバイスが出力する出力信号と、前記試験パターンに基づく期待値信号 とを比較して、前記電子デバイスの良否を判定する判定器と
を備え、
前記タイミング発生器は、 予め定められた周波数の基準信号を生成する基準発振部と、
前記基準信号を受け取り、受け取った前記基準信号を略同一の遅延量で順次遅 延させて出力する、縦続接続された複数の第 1可変遅延回路と、
前記基準発振部が生成した前記基準信号の位相と、前記複数の第 1可変遅延回 路の最終段から出力される遅延信号の位相とを比較する位相比較部と、
前記基準信号の位相と、前記複数の第 1可変遅延回路の最終段から出力される遅 延信号の位相とが略等しくなるように、前記複数の第 1可変遅延回路の遅延量を制 御する遅延量制御部と、
それぞれの前記第 1可変遅延回路に入力される入力信号を論理演算することによ り、それぞれの前記入力信号におけるエッジを合成した前記クロック信号を生成する 周波数加算回路と
を有する試験装置。
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