JP2005045507A

JP2005045507A - 非整数分周器

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Publication number: JP2005045507A
Application number: JP2003202598A
Authority: JP
Inventors: Takashi Norimatsu; 隆司乘松
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 2003-07-28
Filing date: 2003-07-28
Publication date: 2005-02-17

Abstract

【課題】単純な機能の回路を組み合わせることで構成でき、分周比の設定などを単純に行うことができる非整数分周器を提供する。
【解決手段】第１設定値Ａとフリップフロップ回路１５の出力とを加算する加算器１１と、加算器１１の出力から第２設定値Ｂを減算する減算器１２と、第２設定値Ｂと加算器１１の出力とを比較して比較結果を出力する比較器１３と、
加算器１１の出力と減算器１２の出力とを入力し、第２設定値Ｂが加算器１１の出力よりも大きい場合は加算器の出力を選択して出力し、第２設定値Ｂが加算器１１の出力以下である場合は減算器１２の出力を選択して出力するセレクタ回路１４と、セレクタ回路１４の出力をクロックに同期させて取り込み出力するフリップフロップ回路１５とを有することを特徴とする。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、非整数分周器に関する。
【０００２】
【従来の技術】
所定の周波数（源周波数）の信号から他の所望周波数の信号を生成する分周器において、所望周波数と源周波数との比である分周比が１：非整数であっても分周することができる非整数分周器がある。例えば、源周波数が２３ｋＨｚで、所望周波数が５ＫＨｚとすると、分周比は５：２３＝１：４．６となる。従来の非整数分周器としては、例えば、プリセットが可能な第１分周回路と、その分周回路の出力に応じて第１分周回路をプリセットする第２分周回路などからなるものが考え出されている（例えば、特許文献１参照）。また、従来の非整数分周器としては、分周比Ｎ１を可逆的に指定可能とする第１カウンタと、分周比Ｎ２を可逆的に指定可能とする第２カウンタと、基準クロックと第２カウンタの出力との論理積をとり、その結果を第１カウンタに出力する論理積回路とからなるものが考え出されている（例えば、特許文献２参照）。
【０００３】
【特許文献１】
特開昭５６−１６３５３号公報
【特許文献２】
特開昭５９−１９０７２４号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、特許文献１に記載されている従来の非整数分周器では、プリセット可能な第１分周回路と第１分周回路を所定のタイミングでプリセットする第２分周回路とが必要であり、複雑な機能回路の組み合わせで構成されていた。また、特許文献２に記載されている従来の非整数分周器では、第１及び第２の２つのカウンタが必要であり、さらに分周比（Ｎ１，Ｎ２）を設定するために複雑な計算が必要であった。
【０００５】
本発明は、上記問題を解決するためになされたものであり、単純な機能の回路を組み合わせることで構成でき、分周比の設定などを単純に行うことができる非整数分周器を提供するものである。
【０００６】
【課題を解決するための手段】
上記課題を解決するため、この発明は以下の構成を有する。
即ち、請求項１に記載された発明に係る非整数分周器は、第１設定値（ａ）と第２設定値（ｂ）との比を分周比とする非整数分周器において、前記第１設定値（ａ）と前記非整数分周器の出力（ｇ）とを加算する加算器と、前記加算器の出力から前記第２設定値を減算する減算器と、前記第２設定値（ｂ）と前記加算器の出力（ｃ）とを比較して比較結果（ｅ）を出力する比較器と、前記加算器の出力（ｃ）と前記減算器の出力（ｄ）と前記比較器の出力（ｅ）とを入力し、前記第２設定値（ｂ）が該加算器の出力（ｃ）よりも大きい場合は該加算器の出力（ｃ）を選択して出力し、前記第２設定値（ｂ）が該加算器の出力（ｃ）以下である場合は該減算器の出力（ｄ）を選択して出力するセレクタ回路と、前記セレクタ回路の出力（ｆ）をクロックに同期させて取り込み出力（ｇ）するものであって、該出力（ｇ）を前記非整数分周器の出力として前記加算器に出力するとともに、該出力（ｇ）を分周結果として出力するフリップフロップ回路とを有することを特徴とする。
【０００７】
また、請求項２に記載された発明は、請求項１に記載された非整数分周器において、前記第２設定値（ｂ）の２分の１の値を出力する１／２割算器と、前記１／２割算器の出力（ｈ）と前記フリップフロップ回路の出力（ｇ）とを比較して比較結果を出力（ｉ）するデューティー用比較器と、前記デューティー用比較器の出力（ｉ）を前記クロックに同期させて取り込み出力（ｊ）するものであって、該出力（ｊ）を分周結果として出力するデューティー用フリップフロップ回路とを有することを特徴とする。
【０００８】
また、請求項３に記載された発明は、第１設定値（ｐ）と第２設定値（Ｂ）との比を分周比とする非整数分周器において、前記第１設定値（ｐ）と前記非整数分周器の出力（ｒ）とを加算する加算器と、前記加算器の出力（ｑ）をクロックに同期させて取り込み出力（ｒ）するものであって、該出力（ｒ）を前記非整数分周器の出力（ｒ）として前記加算器に出力するとともに、該出力を分周結果として出力するフリップフロップ回路とを有することを特徴とする。
【０００９】
【発明の実施の形態】
以下、図面を参照し、本発明の実施形態について説明する。
（第１実施形態）
図１は、本発明の第１実施形態に係る非整数分周器の構成例を示す回路図である。本実施形態に係る非整数分周器１は、第１設定値Ａ（ａ）と第２設定値Ｂ（ｂ）との比（Ａ／Ｂ）を分周比として源クロックｃｌｋを分周するものである。そして、非整数分周器１は、加算器１１、減算器１２、比較器１３、セレクタ回路１４、フリップフロップ回路１５、１／２割算器１６、デューティー用比較器１７及びデューティー用フリップフロップ回路１８から構成されている。
【００１０】
ここで、非整数分周器１は、加算器１１、減算器１２、比較器１３、セレクタ回路１４及びフリップフロップ回路１５のみで構成することもできる。１／２割算器１６、デューティー用比較器１７及びデューティー用フリップフロップ回路１８は、非整数分周器１の出力信号（分周結果）のデューティー比を５０％に近づけるためのものである。
また、加算器１１、減算器１２、比較器１３、セレクタ回路１４、フリップフロップ回路１５、１／２割算器１６、デューティー用比較器１７及びデューティー用フリップフロップ回路１８はデジタル回路とする。
【００１１】
第１設定値Ａ（ａ）は、非整数分周器１で生成したいクロックの周波数である分周結果周波数Ｆ１の値とすることができる。第２設定値Ｂ（ｂ）は、源クロックｃｌｋの周波数Ｆ０の値とすることができる。また、第１設定値Ａ（ａ）及び第２設定値Ｂ（ｂ）は、Ｆ１／Ｆ０＝Ａ／Ｂの関係が成立する値であればよい。
【００１２】
例えば源クロックｃｌｋの周波数Ｆ０を２３ＫＨｚとして、分周結果周波数Ｆ１を５ＫＨｚとする。すると、５ＫＨｚ／２３ＫＨｚを約分して５／２３とする。これより、第１設定値Ａ（ａ）は「５」、第２設定値Ｂ（ｂ）は「２３」とする。このとき分周比は５／２３＝０．２１７３９…となる。また、第１設定値Ａ（ａ）及び第２設定値Ｂ（ｂ）は、それぞれ別個のレジスタに保持されるものとしてもよい。
レジスタに保持された第１設定値Ａ（ａ）は、ビット幅が［ｍ：０］のデジタルデータ（設定値ａ）として並列に非整数分周器１に入力されることが好ましい。ここで、ビット幅が［ｍ：０］のデータとは、ビット０からビットｍまでのｍ＋１個のビットで構成されているデータを意味している。例えば、８ビット幅のデータは、ビット０からビット７までの８個のビットで構成され、［７：０］と表記される。このようにデータはビット０から始まっているので、データの桁数はｍではなくｍ＋１となる。したがって、「ｍ」は第１設定値Ａ（ａ）を示すデジタルデータの桁数−１の値となる。他のレジスタに保持された第２設定値Ｂ（ｂ）は、ビット幅［ｎ：０］のデジタルデータ（設定値ｂ）として並列に非整数分周器１に入力されることが好ましい。ここで「ｎ」は第２設定値Ｂ（ｂ）を示すデジタルデータの桁数−１の値となる。
【００１３】
次に、非整数分周器１の構成要素について説明する。加算器１１は、第１設定値Ａ（ａ）とフリップフロップ回路１５の出力ｇとを加算してその加算結果（出力ｃ）を出力するものである。減算器１２は、加算器１１の出力ｃから第２設定値Ｂ（ｂ）を減算してその減算結果（出力ｄ）を出力するものである。比較器１３は、第２設定値Ｂ（ｂ）と加算器１１の出力ｃとを比較して比較結果ｅを出力するものである。
【００１４】
セレクタ回路１４は、加算器１１の出力ｃと減算器の出力ｄとのうちの一方を比較器の出力ｅに基づいて選択し、その選択したものを出力するものである。すなわち、セレクタ回路１４は、第２設定値Ｂ（ｂ）が加算器１１の出力ｃよりも大きい場合（ｂ＞ｃ）、加算器１１の出力ｃを選択して出力し、一方、セレクタ回路１４は、第２設定値Ｂ（ｂ）が加算器１１の出力ｃ以下である場合（ｂ≦ｃ）、減算器１２の出力ｄを選択して出力する（出力ｆ）。
【００１５】
フリップフロップ回路１５は、セレクタ回路１４の出力ｆを源クロックｃｌｋに同期させて取り込み出力ｇとするものである。フリップフロップ回路１５の出力ｇは、前述の加算器１１に出力される。また、フリップフロップ回路１５の出力ｇは、非整数分周器１の分周結果ともなる。また、フリップフロップ回路１５は、リセット信号ｒｓｔ＿ｎでリセットされる。例えばリセット信号ｒｓｔ＿ｎが「０」になるとフリップフロップ回路１５はリセットされる。
【００１６】
１／２割算器１６は、第２設定値Ｂ（ｂ）を入力し、その第２設定値Ｂ（ｂ）を１／２にして出力する（出力ｈ）割算器である。デューティ用比較器１７は、１／２割算器１６の出力ｈとフリップフロップ回路１５の出力ｇとを比較してその比較結果を出力ｉとする比較器である。デューティー用フリップフロップ回路１８は、デューティー用比較器１７の出力ｉをクロックｃｌｋに同期させて取り込み出力ｊとするものであって、該出力ｊを分周結果として出力するものである。また、デューティー用フリップフロップ回路１８は、リセット信号ｒｓｔ＿ｎでリセットされる。例えばリセット信号ｒｓｔ＿ｎが「０」になるとデューティー用フリップフロップ回路１８はリセットされる。
【００１７】
次に、上記構成の非整数分周器１の動作例について図２を参照して説明する。図２は、非整数分周器１の動作例を示しており、クロックｃｌｋ，設定値ａ，ｂ及び出力ｃ〜ｊに関するタイミングチャートである。図２に示す動作例では、第１設定値Ａ（ａ）＝５（図２の設定値ａ）、第２設定値Ｂ（ｂ）＝２３（図２の設定値ｂ）としている。これにより、非整数分周器１は、源クロックｃｌｋについての２３周期（第２設定値Ｂ）の間に、５周期（第１設定値Ａ）の分周クロックを出力する。この場合の分周比は、５／２３＝０．２１７３９…である。以下、非整数分周器１の具体的な動作を説明する。
【００１８】
先ず、源クロックｃｌｋの周波数Ｆ０として、生成したいクロックの周波数である分周結果周波数Ｆ１とすると、Ｆ１／Ｆ０を約分してＡ／Ｂを算出する。この算出結果のＡが第１設定値Ａ（ａ）となり、一方の算出結果のＢが第２設定値Ｂ（ｂ）となる。この約分の計算は、非整数分周器１にとって必ずしも必要ではない。ただし、上記約分の計算をすることにより、第１設定値Ａ（ａ）及び第２設定値Ｂ（ｂ）のビット幅が小さくなり、非整数分周器１の構成に必要なハードウェアサイズを小さくすることができるという効果を奏する。
【００１９】
第１設定値ａとフリップフロップ回路１５の出力ｇとは加算器１１で加算されその加算結果は加算器１１の出力ｃとされる。この加算器１１の出力ｃは、第１設定値Ａ（ａ）から（第１設定値ａ＋第２設定値ｂ−１）までの範囲に収まる。減算器１２では加算器１１の出力ｃから第２設定値Ｂ（ｂ）が減算され、その減算結果が減算器１２の出力ｄとされる。この減算器１２の出力ｄが使用されるのは、目的とする分周クロックの一周期に一回、源クロックの一周期時間幅だけである。この期間における減算器１２の出力ｄの値は、０から（第１設定値ａ−１）までの範囲に収まる。
【００２０】
第２設定値ｂと加算器の出力ｃとは比較器１３で比較される。この比較において、「ｃ＜ｂ」の場合は比較器１３の出力ｅが「１」となり、「ｃ≧ｂ」の場合は比較器１３の出力ｅが「０」となる。これにより、比較器１３の出力ｅは、目的とする分周クロックの一周期に一回、源クロックｃｌｋの一周期時間幅だけ「０」となり、その他の時間帯は「１」となる。この比較器１３の出力ｅを分周クロック出力とすることができる。
【００２１】
そして、比較器１３の出力ｅはセレクタ回路１４を制御する信号となる。比較器１３の出力ｅが「１」のとき、セレクタ回路１４は加算器１１の出力ｃを選択して出力する。比較器１３の出力ｅが「０」のとき、セレクタ回路１４は減算器１２の出力ｄを選択して出力する。ここで、セレクタ回路１４の出力ｆが減算器１２の出力ｄとなるのは、目的とする分周クロックの一周期に一回、源クロックｃｌｋの一周期時間幅だけである。セレクタ回路１４の出力ｆの値は、０から（第２設定値ｂ−１）までの範囲に収まる。
【００２２】
フリップフロップ回路１５の出力ｇは、源クロックｃｌｋの立ち上がりエッジ毎に、値が第１設定値ａづつ増加する。ただし、この増加において（ｇ＋ａ）の値が第２設定値ｂ以上になると、次の源クロックｃｌｋの立ち上がりエッジにてフリップフロップ回路１５の出力ｇの値は減算器１２の出力ｄ（＝ｃ−ｂ）となる。フリップフロップ回路１５の出力ｇの値は、０から（第２設定値ｂ−１）までの範囲に収まる。
【００２３】
したがって以上の動作により、比較器１３の出力ｅとして、生成しようとする周波数の信号を得ることができ、非整数分周器１の分周動作は完了したこととなる。以下の動作は、非整数分周器１の応用範囲を広げるためのものであり、非整数分周器１にとって必須的な機能ではない。
フリップフロップ回路１５の出力ｇの波形はデューティー比が５０％から大きくずれている場合がある。このデューティー比を５０％に近づける動作が以下の動作である。
【００２４】
第２設定値ｂは、１／２割算器１６によって半分の値にされる。この半分の値にすることは、第２設定値ｂを示す２進デジタル値における最下位ビットであるＬＳＢを除くことでよく、すなわち第２設定値ｂを示すデジタル値を右に１ビットだけシフトさせればよく、特別なロジック回路を用いなくとも実現できる。１／２割算器１６の出力ｈとフリップフロップ回路１５の出力ｇとは、デューティー用比較器１７で比較される。この比較によりデューティー用比較器１７の出力ｉは、デューティー比がほぼ５０％となる。また、デューティー用比較器１７の出力ｉは、非整数分周器１の分周信号（分周結果）となる。さらに、デューティー用比較器１７の出力ｉは、デューティー用フリップフロップ回路１８においてクロックｃｌｋに同期して取り込まれ出力ｊとされる。デューティー用フリップフロップ回路１８では、デューティー用比較器１７によって生じる遅延時間のばらつきを取り除き、分周信号を源クロックｃｌｋの立ち上がりからほぼ一定時間後に変化する信号にしている。
【００２５】
これらにより、本実施形態の非整数分周器１によれば、源クロックｃｌｋの周波数を第２設定値Ｂ（ｂ）として、生成したいクロックの周波数を第１設定値Ａ（ａ）とすればよいので、分周比の設定を直感的に単純に行うことができる。
ここで、第１設定値Ａ（ａ）と第２設定値Ｂ（ｂ）との比（Ａ／Ｂ）を約分して、その約分結果の分子を新たな第１設定値Ａ（ａ）とするとともに約分結果の分母を新たな第２設定値Ｂ（ｂ）としてもよい。これにより、非整数分周器１のハードウェアサイズを小さくすることができる。
また、本実施形態の非整数分周器１によれば、図１に示すように単純な機能の回路を組み合わせることで非整数分周器を構成することができる。
【００２６】
（第２実施形態）
次に、本発明の第２実施形態に係る非整数分周器について、図３及び図４を参照して説明する。図３は、本発明の第２実施形態に係る非整数分周器３０の構成例を示す回路図である。図４は、非整数分周器３０の動作を示すタイミングチャートである。本実施形態の非整数分周器３０は、上記第１実施形態と同様に、第１設定値Ａ（ｐ）と第２設定値Ｂとの比（Ａ／Ｂ）を分周比として源クロックｃｌｋを分周するものである。
ただし、本実施形態の非整数分周器３０では、第２設定値Ｂが２のべき乗（Ｂ＝２^ｎ）であるものとする。このように、第２設定値Ｂを２のべき乗に限定すると、比較処理及び減算処理が簡単に行えるので、非整数分周器をさらに単純化することができる。
【００２７】
非整数分周器３０は、加算器３１とフリップフロップ回路３２とで構成されている。加算器３１は、第１設定値ｐとフリップフロップ回路３２の出力ｒとを加算する加算器である。フリップフロップ回路３２は、加算器３１の出力ｑを源クロックｃｌｋに同期させて取り込み出力ｒとする。フリップフロップ回路３２の出力ｒは、非整数分周器３０の分周信号（分周結果）となる。
【００２８】
加算器３１の出力ｑのビット幅は、［ｎ：０］である。ただし、加算器３１の出力ｑのうちｑ［ｎ］のビットを使用しないのであれば、加算器３１の出力ｑをｑ［ｎ−１：０］とすることも可能である。ここで、「ｎ」は０以上の整数である。例えば第２設定値Ｂ［ｎ：０］＝１６、とすると、１６＝２^４であり、ｎ＝４となる。
【００２９】
また、フリップフロップ回路３２は、加算器３１の出力ｑのうち、第２設定値Ｂの最上位桁ｎに対応する桁以外の桁の値のみ（ｑ［ｎ−１：０］）を、源クロックｃｌｋに同期させて取り込み出力（ｒ［ｎ−１］：０）として出力する選択出力手段として機能するものとしてもよい。このフリップフロップ回路３２の出力（ｒ［ｎ−１］：０）が加算器３１に入力される。
フリップフロップ回路３２の出力ｒは、非整数分周器３０の分周信号（分周結果）となる。この分周信号としては、フリップフロップ回路３２の出力ｒのうち（ｒ［ｎ−１］）とすることが好ましい。
【００３０】
図４に示すタイミングチャートでは、第１設定値Ａ（ｐ）＝３、第２設定値Ｂ［ｎ：０］＝１６、としている。第２設定値Ｂ＝１６なので、ｎ＝４である。
これらにより、本実施形態の非整数分周器３０によれば、第２設定値Ｂが２のべき乗に限定されるが、第１実施形態よりもさらに回路構成を単純化することができる。
【００３１】
以上、本発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
【００３２】
以上の説明では、本発明に係る非整数分周器をすべてハードウェアで構成することとしたが、本発明はこれに限定されるものではなく、本発明に係る非整数分周器の一部構成をソフトウェアで実現してもよい。
【００３３】
【発明の効果】
以上のように、本発明によれば、単純な機能の回路を組み合わせることで非整数分周器を構成でき、かかる非整数分周器の分周比の設定などを単純に行うことができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る非整数分周器の構成例を示す回路図である。
【図２】本発明の第１実施形態に係る非整数分周器の動作例を示すタイミングチャートである。
【図３】本発明の第２実施形態に係る非整数分周器の構成例を示す回路図である。
【図４】本発明の第２実施形態に係る非整数分周器の動作例を示すタイミングチャートである。
【符号の説明】
１…非整数分周器、１１…加算器、１２…減算器、１３…比較器、１４…セレクタ回路、１５…フリップフロップ回路、１６…１／２割算器、１７…デューティー用比較器、１８…デューティー用フリップフロップ回路、３０…非整数分周器、３１…加算器、３２…フリップフロップ回路、Ａ…第１設定値、Ｂ…第２設定値、ｃｌｋ…源クロック、ｒｓｔ＿ｎ…リセット信号

Claims

第１設定値と第２設定値との比を分周比とする非整数分周器において、
前記第１設定値と前記非整数分周器の出力とを加算する加算器と、
前記加算器の出力から前記第２設定値を減算する減算器と、
前記第２設定値と前記加算器の出力とを比較して比較結果を出力する比較器と、
前記加算器の出力と前記減算器の出力と前記比較器の出力とを入力し、前記第２設定値が該加算器の出力よりも大きい場合は該加算器の出力を選択して出力し、前記第２設定値が該加算器の出力以下である場合は該減算器の出力を選択して出力するセレクタ回路と、
前記セレクタ回路の出力をクロックに同期させて取り込み出力するものであって、該出力を前記非整数分周器の出力として前記加算器に出力するとともに、該出力を分周結果として出力するフリップフロップ回路とを有することを特徴とする非整数分周器。
前記第２設定値の２分の１の値を出力する１／２割算器と、
前記１／２割算器の出力と前記フリップフロップ回路の出力とを比較して比較結果を出力するデューティー用比較器と、
前記デューティー用比較器の出力を前記クロックに同期させて取り込み出力するものであって、該出力を分周結果として出力するデューティー用フリップフロップ回路とを有することを特徴とする請求項１に記載の非整数分周器。
第１設定値と第２設定値との比を分周比とする非整数分周器において、
前記第１設定値と前記非整数分周器の出力とを加算する加算器と、
前記加算器の出力をクロックに同期させて取り込み出力するものであって、該出力を前記非整数分周器の出力として前記加算器に出力するとともに、該出力を分周結果として出力するフリップフロップ回路とを有することを特徴とする非整数分周器。