JPH04227330A - 対称な出力信号を得るための分数周波数分割器 - Google Patents
対称な出力信号を得るための分数周波数分割器Info
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- JPH04227330A JPH04227330A JP3194716A JP19471691A JPH04227330A JP H04227330 A JPH04227330 A JP H04227330A JP 3194716 A JP3194716 A JP 3194716A JP 19471691 A JP19471691 A JP 19471691A JP H04227330 A JPH04227330 A JP H04227330A
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- 238000000034 method Methods 0.000 claims description 4
- 230000003213 activating effect Effects 0.000 claims 2
- 230000007704 transition Effects 0.000 description 5
- 238000004891 communication Methods 0.000 description 4
- 238000004364 calculation method Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000002045 lasting effect Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000001960 triggered effect Effects 0.000 description 2
- 238000007792 addition Methods 0.000 description 1
- 238000010420 art technique Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 230000033764 rhythmic process Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
- G06F7/68—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers using pulse rate multipliers or dividers pulse rate multipliers or dividers per se
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B19/00—Generation of oscillations by non-regenerative frequency multiplication or division of a signal from a separate source
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、一般的に周波数分割回
路に関し、さらに詳しくは、２つの整数値の比で分割し
た入力クロック信号の周波数と等しい周波数で動作する
出力クロック信号を得るための分数周波数分割器に関す
る。
路に関し、さらに詳しくは、２つの整数値の比で分割し
た入力クロック信号の周波数と等しい周波数で動作する
出力クロック信号を得るための分数周波数分割器に関す
る。
【０００２】
【従来の技術および解決するべき課題】通常、多くの電
子技術では、高周波タイミング・ベース信号から低周波
クロック信号を発生することが必要である。データ通信
の分野では、例えば、モデム・リンクでデータを送信す
るための一般的な動作周波数は、１２００、２４００お
よび９６００ボーであり、これらは、１．１５２ＭＨｚ
の入力クロック信号をそれぞれ９６０、４８０、および
１２０で分割することによって実現することができる。 低周波数出力クロック信号を発生させる従来技術は、一
般的に入力クロック信号の各間隔毎に１回整数値Ｎにプ
リセットされたカウンタをディクリメントすることが必
要であり、今後これを直線周波数分割と呼ぶ。この出力
クロック信号は、このカウンタがゼロになるまで論理ゼ
ロのまま保持され、この時点で直線分割器は１つのパル
スを発生しこのカウンタに整数Ｎを再ロードする。した
がって、直線分割器はＮ個の入力間隔毎に１つの出力間
隔を発生する、すなわち、入力クロックはＮで分割され
る。一般的に、１．１５２ＭＨｚの入力クロック信号は
、この種のデータ通信の目的のために特別に設計された
専用の水晶発振器で発生される。この１．１５２ＭＨｚ
の水晶発振器を無くし、これによってシステムの設計を
簡略化し製造コストを低減することが望ましい。これは
、他の高周波クロック信号、例えばシステム中にすでに
用意されている１０ＭＨｚマイクロプロセッサ・クロッ
クを使用することによって実現できるが、適切な動作周
波数、すなわち、１２００、２４００、および９６００
Ｈｚを発生するためには、この１０ＭＨｚのクロック信
号をそれぞれ非整数値８３３３．３３、４１６６．６７
および１０４１．６７で分割しなければならない。実際
には、高周波タイミング・ベース・クロック信号は、一
般的に１段階当たりの増分が小さい複数の段階で分割さ
れ、前述の動作周波数を実現する。
子技術では、高周波タイミング・ベース信号から低周波
クロック信号を発生することが必要である。データ通信
の分野では、例えば、モデム・リンクでデータを送信す
るための一般的な動作周波数は、１２００、２４００お
よび９６００ボーであり、これらは、１．１５２ＭＨｚ
の入力クロック信号をそれぞれ９６０、４８０、および
１２０で分割することによって実現することができる。 低周波数出力クロック信号を発生させる従来技術は、一
般的に入力クロック信号の各間隔毎に１回整数値Ｎにプ
リセットされたカウンタをディクリメントすることが必
要であり、今後これを直線周波数分割と呼ぶ。この出力
クロック信号は、このカウンタがゼロになるまで論理ゼ
ロのまま保持され、この時点で直線分割器は１つのパル
スを発生しこのカウンタに整数Ｎを再ロードする。した
がって、直線分割器はＮ個の入力間隔毎に１つの出力間
隔を発生する、すなわち、入力クロックはＮで分割され
る。一般的に、１．１５２ＭＨｚの入力クロック信号は
、この種のデータ通信の目的のために特別に設計された
専用の水晶発振器で発生される。この１．１５２ＭＨｚ
の水晶発振器を無くし、これによってシステムの設計を
簡略化し製造コストを低減することが望ましい。これは
、他の高周波クロック信号、例えばシステム中にすでに
用意されている１０ＭＨｚマイクロプロセッサ・クロッ
クを使用することによって実現できるが、適切な動作周
波数、すなわち、１２００、２４００、および９６００
Ｈｚを発生するためには、この１０ＭＨｚのクロック信
号をそれぞれ非整数値８３３３．３３、４１６６．６７
および１０４１．６７で分割しなければならない。実際
には、高周波タイミング・ベース・クロック信号は、一
般的に１段階当たりの増分が小さい複数の段階で分割さ
れ、前述の動作周波数を実現する。
【０００３】したがって、入力クロック信号の周波数を
Ｎ／Ｄのような非整数値の比で分割する分数周波数分割
器が開発され、ここでＮおよびＤは整数であり、ＮはＤ
より大きい。この種の分数周波数分割器の１つは周知の
フェーズ・ロック・ループであり、これは実質的にジッ
タが無く所定の周波数とデューティ・サイクルを有する
出力クロック信号を発生することができる。しかし、多
くのデータ通信の用途では、入力クロック信号の端部と
低周波出力クロック信号の端部との間を同期させる必要
があり、この特徴は、フェーズ・ロック・ループでは得
ることができない。さらに、フェーズ・ロック・ループ
は、必要な実質的論理回路と入力クロック信号が分割さ
れているよりもはるかに高い周波数で動作する基準クロ
ック信号を実行するためには、比較的複雑で高価である
。したがって、同期の問題と過度に複雑なため、このフ
ェーズ・ロック・ループは多くのデータ通信の用途では
実現可能な解答でない。
Ｎ／Ｄのような非整数値の比で分割する分数周波数分割
器が開発され、ここでＮおよびＤは整数であり、ＮはＤ
より大きい。この種の分数周波数分割器の１つは周知の
フェーズ・ロック・ループであり、これは実質的にジッ
タが無く所定の周波数とデューティ・サイクルを有する
出力クロック信号を発生することができる。しかし、多
くのデータ通信の用途では、入力クロック信号の端部と
低周波出力クロック信号の端部との間を同期させる必要
があり、この特徴は、フェーズ・ロック・ループでは得
ることができない。さらに、フェーズ・ロック・ループ
は、必要な実質的論理回路と入力クロック信号が分割さ
れているよりもはるかに高い周波数で動作する基準クロ
ック信号を実行するためには、比較的複雑で高価である
。したがって、同期の問題と過度に複雑なため、このフ
ェーズ・ロック・ループは多くのデータ通信の用途では
実現可能な解答でない。
【０００４】他の分数周波数分割器を直線周波数分割器
によって実現することができ、ここで、例えば７／２（
Ｎ＝７、Ｄ＝２）の分割比の場合、この周波数分割器は
入力クロック信号の７つのパルス毎に２つの出力パルス
を発生しなければならない。このとうな実行例の場合、
カウンタの５回のディクリメントの間この出力クロック
信号は論理ゼロに保持することができ、その後次の入力
クロック信号の連続する２周期の期間中、入力クロック
信号の速度で論理１と論理ゼロが交互に繰り返され、こ
れによって入力クロック信号の７周期に対して１つの長
い間隔（入力クロック信号の６周期）と１つの短い間隔
（入力クロック信号の１周期）を発生する。長い間隔と
短い間隔を交互に繰り返すこの反復出力クロック信号は
、理解されるように非対称であり、さらにＮ＝１３とＤ
＝５のような他の分割比Ｎ／Ｄの場合には、さらに非対
称になる。この出力クロック信号は、所望の低周波動作
クロック信号に達するように複数の分割段階を設けるた
めの更に下流にある他の周波数分割回路に入力クロック
信号としてしばしば加えられるので、出力クロック信号
が非対称であることは、動作クロック信号中の望ましく
ないジッタの形態としての重要な問題となり得る。
によって実現することができ、ここで、例えば７／２（
Ｎ＝７、Ｄ＝２）の分割比の場合、この周波数分割器は
入力クロック信号の７つのパルス毎に２つの出力パルス
を発生しなければならない。このとうな実行例の場合、
カウンタの５回のディクリメントの間この出力クロック
信号は論理ゼロに保持することができ、その後次の入力
クロック信号の連続する２周期の期間中、入力クロック
信号の速度で論理１と論理ゼロが交互に繰り返され、こ
れによって入力クロック信号の７周期に対して１つの長
い間隔（入力クロック信号の６周期）と１つの短い間隔
（入力クロック信号の１周期）を発生する。長い間隔と
短い間隔を交互に繰り返すこの反復出力クロック信号は
、理解されるように非対称であり、さらにＮ＝１３とＤ
＝５のような他の分割比Ｎ／Ｄの場合には、さらに非対
称になる。この出力クロック信号は、所望の低周波動作
クロック信号に達するように複数の分割段階を設けるた
めの更に下流にある他の周波数分割回路に入力クロック
信号としてしばしば加えられるので、出力クロック信号
が非対称であることは、動作クロック信号中の望ましく
ないジッタの形態としての重要な問題となり得る。
【０００５】したがって、必要なのは、実質的に対称な
出力波形を保持し、これによって周波数分割回路から発
生される低周波動作クロック信号のジッタを低減しなが
ら、入力クロック信号の分数周波数で動作する出力クロ
ック信号を発生する周波数分割回路である。
出力波形を保持し、これによって周波数分割回路から発
生される低周波動作クロック信号のジッタを低減しなが
ら、入力クロック信号の分数周波数で動作する出力クロ
ック信号を発生する周波数分割回路である。
【０００６】
【課題を解決する手段】したがって、本発明の目的は、
改良された分数周波数分割器を提供することである。
改良された分数周波数分割器を提供することである。
【０００７】本発明の他の目的は、入力クロック信号の
周波数を２つの整数値の比によって分割する改良された
分数周波数分割器を提供することである。
周波数を２つの整数値の比によって分割する改良された
分数周波数分割器を提供することである。
【０００８】本発明のさらに他の目的は、入力クロック
信号の１周期より間隔の離れていない実質的に対称な出
力間隔を設ける改良された分数周波数分割器を提供する
ことである。
信号の１周期より間隔の離れていない実質的に対称な出
力間隔を設ける改良された分数周波数分割器を提供する
ことである。
【０００９】本発明のさらに他の目的は、実質的に対称
な出力間隔を設け、これによって分割器から発生される
低周波数動作クロック信号のジッタを低減する改良され
た分数周波数分割器を提供することである。
な出力間隔を設け、これによって分割器から発生される
低周波数動作クロック信号のジッタを低減する改良され
た分数周波数分割器を提供することである。
【００１０】上述および他の目的にしたがって周波数分
割回路が提供され、この周波数分割回路は第１および第
２入力クロック信号と入力クロック信号に応答し、第１
および第２デジタル入力信号の比によって分割されたこ
の入力クロック信号の周波数と等しい周波数で動作する
出力クロック信号を発生する。制御可能減算器は、デジ
タル制御信号の第１論理状態に応答し、複数の第１入力
で加えられた第２デジタル出力信号と複数の第２入力で
加えられた第１デジタル入力信号との間の差としての第
１デジタル出力信号を発生する。この制御可能減算器は
、デジタル制御信号の第２論理状態に応答し、第２デジ
タル出力信号と等しい第１デジタル出力信号を発生する
。加算器回路は、制御可能減算器の第１デジタル出力信
号と第２デジタル入力信号とを合計するように結合され
、複数の出力で第２デジタル出力信号を発生し、さらに
レジスタが設けられ、これはそれぞれ加算器回路の複数
の出力に結合された複数の入力を有し、ここでこのレジ
スタの複数の出力の最下位低位出力はそれぞれ制御可能
減算器の複数の第１入力に結合され、このレジスタの複
数の出力の最上位出力は制御可能減算器と結合されてデ
ジタル制御信号を発生する。
割回路が提供され、この周波数分割回路は第１および第
２入力クロック信号と入力クロック信号に応答し、第１
および第２デジタル入力信号の比によって分割されたこ
の入力クロック信号の周波数と等しい周波数で動作する
出力クロック信号を発生する。制御可能減算器は、デジ
タル制御信号の第１論理状態に応答し、複数の第１入力
で加えられた第２デジタル出力信号と複数の第２入力で
加えられた第１デジタル入力信号との間の差としての第
１デジタル出力信号を発生する。この制御可能減算器は
、デジタル制御信号の第２論理状態に応答し、第２デジ
タル出力信号と等しい第１デジタル出力信号を発生する
。加算器回路は、制御可能減算器の第１デジタル出力信
号と第２デジタル入力信号とを合計するように結合され
、複数の出力で第２デジタル出力信号を発生し、さらに
レジスタが設けられ、これはそれぞれ加算器回路の複数
の出力に結合された複数の入力を有し、ここでこのレジ
スタの複数の出力の最下位低位出力はそれぞれ制御可能
減算器の複数の第１入力に結合され、このレジスタの複
数の出力の最上位出力は制御可能減算器と結合されてデ
ジタル制御信号を発生する。
【００１１】他の形態では、周波数分割回路は第１およ
び第２デジタル入力信号と入力クロック信号に応答し、
第１および第２デジタル入力信号の比によって分割され
た入力クロック信号の周波数と等しい周波数で動作する
出力クロック信号を発生する。制御可能加算器はデジタ
ル制御信号の第１論理状態に応答し、複数の第１入力で
加えられた第２デジタル出力信号と複数の第２入力で加
えられた第１デジタル入力信号との合計としての第１デ
ジタル出力信号を発生する。この制御可能加算器は、デ
ジタル制御信号の第２論理状態に応答し、第２デジタル
出力信号と等しい第１デジタル出力信号を発生する。減
算器回路は、制御可能加算器の第１デジタル出力信号と
第２デジタル入力信号との間の差を取るために結合され
、複数の出力で第２デジタル出力信号を発生し、レジス
タはそれぞれこの減算器回路の複数の出力に結合された
複数の入力を有するように設けられ、ここでこのレジス
タの複数の出力の最下位出力はそれぞれ制御可能加算器
の複数の第１入力に結合され、このレジスタの複数の出
力の最上位出力は制御可能加算器に結合され、デジタル
制御信号を発生する。
び第２デジタル入力信号と入力クロック信号に応答し、
第１および第２デジタル入力信号の比によって分割され
た入力クロック信号の周波数と等しい周波数で動作する
出力クロック信号を発生する。制御可能加算器はデジタ
ル制御信号の第１論理状態に応答し、複数の第１入力で
加えられた第２デジタル出力信号と複数の第２入力で加
えられた第１デジタル入力信号との合計としての第１デ
ジタル出力信号を発生する。この制御可能加算器は、デ
ジタル制御信号の第２論理状態に応答し、第２デジタル
出力信号と等しい第１デジタル出力信号を発生する。減
算器回路は、制御可能加算器の第１デジタル出力信号と
第２デジタル入力信号との間の差を取るために結合され
、複数の出力で第２デジタル出力信号を発生し、レジス
タはそれぞれこの減算器回路の複数の出力に結合された
複数の入力を有するように設けられ、ここでこのレジス
タの複数の出力の最下位出力はそれぞれ制御可能加算器
の複数の第１入力に結合され、このレジスタの複数の出
力の最上位出力は制御可能加算器に結合され、デジタル
制御信号を発生する。
【００１２】さらに他の形態では、周波数分割回路は第
１および第２デジタル入力信号と入力クロック信号に応
答し、この入力クロック信号の周波数を第１および第２
デジタル入力信号の比によって分割する。第１回路はデ
ジタル制御信号の第１論理状態に応答し、第１デジタル
入力信号と第２デジタル出力信号との間の差としての第
１デジタル出力信号を発生する。この第１回路はデジタ
ル制御信号の第２論理状態に応答し、第２デジタル出力
信号と等しい第１デジタル出力信号を発生する。第２回
路は、第１回路の第１デジタル出力信号と第２デジタル
入力信号とを合計し、第２デジタル出力信号を発生し、
第３回路は第２回路の第２デジタル出力信号と第１デジ
タル入力信号とを比較してデジタル制御信号を発生する
。このデジタル制御信号は、もし第２デジタル出力信号
が第１デジタル入力信号を超えれば、第１論理状態を表
わし、もし第２デジタル出力信号が第１デジタル入力信
号以下であれば、第２論理状態を表わす。
１および第２デジタル入力信号と入力クロック信号に応
答し、この入力クロック信号の周波数を第１および第２
デジタル入力信号の比によって分割する。第１回路はデ
ジタル制御信号の第１論理状態に応答し、第１デジタル
入力信号と第２デジタル出力信号との間の差としての第
１デジタル出力信号を発生する。この第１回路はデジタ
ル制御信号の第２論理状態に応答し、第２デジタル出力
信号と等しい第１デジタル出力信号を発生する。第２回
路は、第１回路の第１デジタル出力信号と第２デジタル
入力信号とを合計し、第２デジタル出力信号を発生し、
第３回路は第２回路の第２デジタル出力信号と第１デジ
タル入力信号とを比較してデジタル制御信号を発生する
。このデジタル制御信号は、もし第２デジタル出力信号
が第１デジタル入力信号を超えれば、第１論理状態を表
わし、もし第２デジタル出力信号が第１デジタル入力信
号以下であれば、第２論理状態を表わす。
【００１３】
【００１４】図１は、従来の集積回路処理技術を使用し
て集積回路として製造するのに適した分数周波数分割器
１０を示す。例えば、１０ＭＨｚで発信し５０％のデュ
ーティ・サイクルと１００ナノ秒（ｎｓ）の間隔を有す
る高周波入力クロック信号Ｓ１２が入力１２に加えられ
る。整数ＤとＮを表わす第１および第２の５ビットのデ
ジタル信号は入力バス１４と入力バス１６に加えられ、
これらのバスは、それぞれ加算器１８の第１入力と制御
可能減算器２０の第１入力に結合される。制御可能減算
器２０の出力は加算器１８の第２入力に結合され、加算
器１８の出力はレジスタ２２の第１入力に結合され、一
方後者の第２入力は入力バス１６に結合される。レジス
タ２２の出力は比較器２４の第１入力および制御可能減
算器２０の第２入力に結合される。レジスタ２２は入力
クロック信号Ｓ１２によってクロックされる。入力バス
１６は比較器２４の第２入力に結合され、この比較器２
４の出力はＡＮＤゲート２８の第１入力と制御可能減算
器２０の制御入力に結合される。ＡＮＤゲート２８の第
２入力は入力１２に結合され、一方このＡＮＤゲート２
８の出力は出力３０に低周波出力クロック信号Ｓ３０を
発生する。
て集積回路として製造するのに適した分数周波数分割器
１０を示す。例えば、１０ＭＨｚで発信し５０％のデュ
ーティ・サイクルと１００ナノ秒（ｎｓ）の間隔を有す
る高周波入力クロック信号Ｓ１２が入力１２に加えられ
る。整数ＤとＮを表わす第１および第２の５ビットのデ
ジタル信号は入力バス１４と入力バス１６に加えられ、
これらのバスは、それぞれ加算器１８の第１入力と制御
可能減算器２０の第１入力に結合される。制御可能減算
器２０の出力は加算器１８の第２入力に結合され、加算
器１８の出力はレジスタ２２の第１入力に結合され、一
方後者の第２入力は入力バス１６に結合される。レジス
タ２２の出力は比較器２４の第１入力および制御可能減
算器２０の第２入力に結合される。レジスタ２２は入力
クロック信号Ｓ１２によってクロックされる。入力バス
１６は比較器２４の第２入力に結合され、この比較器２
４の出力はＡＮＤゲート２８の第１入力と制御可能減算
器２０の制御入力に結合される。ＡＮＤゲート２８の第
２入力は入力１２に結合され、一方このＡＮＤゲート２
８の出力は出力３０に低周波出力クロック信号Ｓ３０を
発生する。
【００１５】分数周波数分割器１０の動作について考察
すると、ここで１０ＭＨｚ入力クロック信号Ｓ１２はＮ
／Ｄの比によって分割されるべきであり、ここで整数Ｎ
＝７、整数Ｄ＝２であり、これによって１０ＭＨｚ／３
．５すなわち約２．８５７ＭＨｚの周波数で動作する出
力クロック信号Ｓ３０を発生する。整数ＮとＤの値は、
本発明を示すために選択したものであって、整数Ｎと整
数Ｄは、整数Ｎが整数Ｄよりも大きい値であれば、他の
多くの異った値をとることのできることが理解される。 この５ビットのデジタル信号「０００１０」は、整数Ｄ
＝２が入力バス１４に加えられたことを表わし、５ビッ
トのデジタル信号「００１１１」は、整数Ｎ＝７の場合
に、入力バス１６に加えられる。比較器２４はこの５ビ
ットのデジタル信号Ｎをレジスタ２２の６ビットのデジ
タル出力信号と比較し、もしレジスタ２２の６ビットの
デジタル出力信号が５ビットのデジタル信号を超えれば
、論理１を出力し、それ以外の場合、比較器２４は論理
ゼロを発生する。もし比較器２４のデジタル出力信号が
論理１であれば、次に５ビットのデジタル信号Ｎは、レ
ジスタ２２の６ビットのデジタル出力信号から差し引か
れ、その結果は加算器１８の第２入力に加えられ、そう
でなくて、もし比較器２４のデジタル出力信号が論理ゼ
ロならば、レジスタ２２の６ビットのデジタル出力信号
は単に制御可能減算器２０を通過して加算器１８の第２
入力に至る。
すると、ここで１０ＭＨｚ入力クロック信号Ｓ１２はＮ
／Ｄの比によって分割されるべきであり、ここで整数Ｎ
＝７、整数Ｄ＝２であり、これによって１０ＭＨｚ／３
．５すなわち約２．８５７ＭＨｚの周波数で動作する出
力クロック信号Ｓ３０を発生する。整数ＮとＤの値は、
本発明を示すために選択したものであって、整数Ｎと整
数Ｄは、整数Ｎが整数Ｄよりも大きい値であれば、他の
多くの異った値をとることのできることが理解される。 この５ビットのデジタル信号「０００１０」は、整数Ｄ
＝２が入力バス１４に加えられたことを表わし、５ビッ
トのデジタル信号「００１１１」は、整数Ｎ＝７の場合
に、入力バス１６に加えられる。比較器２４はこの５ビ
ットのデジタル信号Ｎをレジスタ２２の６ビットのデジ
タル出力信号と比較し、もしレジスタ２２の６ビットの
デジタル出力信号が５ビットのデジタル信号を超えれば
、論理１を出力し、それ以外の場合、比較器２４は論理
ゼロを発生する。もし比較器２４のデジタル出力信号が
論理１であれば、次に５ビットのデジタル信号Ｎは、レ
ジスタ２２の６ビットのデジタル出力信号から差し引か
れ、その結果は加算器１８の第２入力に加えられ、そう
でなくて、もし比較器２４のデジタル出力信号が論理ゼ
ロならば、レジスタ２２の６ビットのデジタル出力信号
は単に制御可能減算器２０を通過して加算器１８の第２
入力に至る。
【００１６】動作を開始するには、この５ビットのデジ
タル信号Ｎは先ずリセット・パルス（図示せず）と一致
する時刻ｔ０に６ビット幅のレジスタ２２にこれの第２
入力を介して「０００１１１」としてロードされる。レ
ジスタ２２は「００００００」のような他の開始値をと
ることも可能であり、これは単に反復する出力波形の開
始点をシフトするだけである。制御可能減算器２０の制
御入力信号は最初は論理ゼロ（レジスタ２２のデジタル
出力はデジタル信号Ｎ未満）であるので、レジスタ２２
のデジタル出力信号「０００１１１」は、ここを通過し
５ビットのデジタルＤ「０００１０」と加算され、加算
器１８の出力に「００１００１」を発生する。加算器１
８の６ビットのデジタル出力信号は、図２に示すように
、時刻ｔ１の入力クロック信号Ｓ１２の立ち下がり端で
レジスタ２２にクロックされる。図２の波形グラフは、
入力クロック信号Ｓ１２と出力クロック信号Ｓ３０との
間のタイミング関係を表わす。時刻ｔ１とｔ２との間で
、レジスタ２２の６ビットのデジタル出力信号「００１
００１」は５ビット信号のＮ「００１１１」と比較器２
４によって比較され、その結果、ここでは論理１かＡＮ
Ｄゲート２８の第１入力と制御可能減算器２０の制御入
力に加えられ、これによってこの５ビットの信号Ｎ「０
０１１１」をレジスタ２２の６ビットのデジタル出力信
号「００１００１」から減算し、この５ビットのデジタ
ルＤ「０００１０」を加算して加算器１８の出力に「０
０１００１」−「０００１１１」＋「０００１０」＝「
０００１００」を発生する。時刻ｔ２で、入力クロック
信号Ｓ１２は論理１に遷移し、比較器２４の出力に与え
られた論理１と結合され、図２の時刻ｔ２からｔ３の期
間に出力３０に論理１を発生する。時刻ｔ３で、入力ク
ロック信号Ｓ１２は論理ゼロになり、出力クロック信号
Ｓ３０をこれに追随させる。また入力クロック信号Ｓ１
２の立ち下がり端（時刻ｔ３）で、加算器１８の６ビッ
トのデジタル出力信号「０００１００」はレジスタ２２
にクロックされる。比較器２４のデジタル出力信号は、
レジスタ２２の６ビットのデジタル出力信号が５ビット
信号Ｎ未満なので、論理ゼロに戻る。
タル信号Ｎは先ずリセット・パルス（図示せず）と一致
する時刻ｔ０に６ビット幅のレジスタ２２にこれの第２
入力を介して「０００１１１」としてロードされる。レ
ジスタ２２は「００００００」のような他の開始値をと
ることも可能であり、これは単に反復する出力波形の開
始点をシフトするだけである。制御可能減算器２０の制
御入力信号は最初は論理ゼロ（レジスタ２２のデジタル
出力はデジタル信号Ｎ未満）であるので、レジスタ２２
のデジタル出力信号「０００１１１」は、ここを通過し
５ビットのデジタルＤ「０００１０」と加算され、加算
器１８の出力に「００１００１」を発生する。加算器１
８の６ビットのデジタル出力信号は、図２に示すように
、時刻ｔ１の入力クロック信号Ｓ１２の立ち下がり端で
レジスタ２２にクロックされる。図２の波形グラフは、
入力クロック信号Ｓ１２と出力クロック信号Ｓ３０との
間のタイミング関係を表わす。時刻ｔ１とｔ２との間で
、レジスタ２２の６ビットのデジタル出力信号「００１
００１」は５ビット信号のＮ「００１１１」と比較器２
４によって比較され、その結果、ここでは論理１かＡＮ
Ｄゲート２８の第１入力と制御可能減算器２０の制御入
力に加えられ、これによってこの５ビットの信号Ｎ「０
０１１１」をレジスタ２２の６ビットのデジタル出力信
号「００１００１」から減算し、この５ビットのデジタ
ルＤ「０００１０」を加算して加算器１８の出力に「０
０１００１」−「０００１１１」＋「０００１０」＝「
０００１００」を発生する。時刻ｔ２で、入力クロック
信号Ｓ１２は論理１に遷移し、比較器２４の出力に与え
られた論理１と結合され、図２の時刻ｔ２からｔ３の期
間に出力３０に論理１を発生する。時刻ｔ３で、入力ク
ロック信号Ｓ１２は論理ゼロになり、出力クロック信号
Ｓ３０をこれに追随させる。また入力クロック信号Ｓ１
２の立ち下がり端（時刻ｔ３）で、加算器１８の６ビッ
トのデジタル出力信号「０００１００」はレジスタ２２
にクロックされる。比較器２４のデジタル出力信号は、
レジスタ２２の６ビットのデジタル出力信号が５ビット
信号Ｎ未満なので、論理ゼロに戻る。
【００１７】これらの周期は継続し、レジスタ２２は時
刻ｔ４で「０００１１０」の値に、時刻ｔ５で「００１
０００」の値にクロックされる。再び、時刻ｔ５と時刻
ｔ６との間にレジスタ２２の６ビットのデジタル出力信
号と５ビット信号Ｎとを比較することによって、前者が
後者より大きいことが分かり、比較器２４のデジタル出
力信号は論理１になる。この論理１は、時刻ｔ６で入力
クロック信号Ｓ１２の論理１状態と結合され、図２の時
刻ｔ６からｔ７の期間に出力３０に論理１を発生する。 比較器２４のデジタル出力信号の論理１状態はまた制御
可能減算器２０を起動し、これによって５ビットのデジ
タル信号Ｎ「００１１１」がレジスタ２２の６ビットの
デジタル出力信号「００１０００」から減算され、この
制御可能減算器の出力に「０００００１」を発生する。 制御可能減算器２０の５ビットのデジタル信号は５ビッ
トのデジタル信号Ｄと加算され、その結果得られた「０
０００１１」は時刻ｔ７にレジスタ２２にクロックされ
る。出力クロック信号Ｓ３０が論理ゼロに戻ると入力ク
ロック信号Ｓ１２が論理ゼロに遷移し、比較器２４のデ
ジタル出力信号は論理ゼロに戻るが、この理由は、レジ
スタ２２の６ビットのデジタル出力信号が再び５ビット
のデジタル信号未満になるからである。
刻ｔ４で「０００１１０」の値に、時刻ｔ５で「００１
０００」の値にクロックされる。再び、時刻ｔ５と時刻
ｔ６との間にレジスタ２２の６ビットのデジタル出力信
号と５ビット信号Ｎとを比較することによって、前者が
後者より大きいことが分かり、比較器２４のデジタル出
力信号は論理１になる。この論理１は、時刻ｔ６で入力
クロック信号Ｓ１２の論理１状態と結合され、図２の時
刻ｔ６からｔ７の期間に出力３０に論理１を発生する。 比較器２４のデジタル出力信号の論理１状態はまた制御
可能減算器２０を起動し、これによって５ビットのデジ
タル信号Ｎ「００１１１」がレジスタ２２の６ビットの
デジタル出力信号「００１０００」から減算され、この
制御可能減算器の出力に「０００００１」を発生する。 制御可能減算器２０の５ビットのデジタル信号は５ビッ
トのデジタル信号Ｄと加算され、その結果得られた「０
０００１１」は時刻ｔ７にレジスタ２２にクロックされ
る。出力クロック信号Ｓ３０が論理ゼロに戻ると入力ク
ロック信号Ｓ１２が論理ゼロに遷移し、比較器２４のデ
ジタル出力信号は論理ゼロに戻るが、この理由は、レジ
スタ２２の６ビットのデジタル出力信号が再び５ビット
のデジタル信号未満になるからである。
【００１８】後続する入力クロック信号Ｓ１２の立ち下
がり端で、レジスタ２２は「０００１０１」、「０００
１１１」および「００１００１」の値にクロックされる
。時刻ｔ８で「００１００１」の値がレジスタ２２にク
ロックされた後、比較器２４のデジタル出力信号は再び
制御可能減算器２０を起動するが、この理由は、レジス
タ２２の６ビットのデジタル出力信号「００１００１」
がデジタル信号Ｎ「０００１１１」を超えるからである
。加算器１８の６ビットのデジタル出力信号は、ここで
「００１００１」−「０００１１１」−「０００１０」
＝「０００１００」となる。時刻ｔ９の入力クロック信
号Ｓ１２の立ち上がり端で、出力クロック信号Ｓ３０は
論理１になり、入力クロック信号Ｓ１２の立ち下がり端
で論理ゼロに戻り、この時点で加算器１８の６ビットの
デジタル出力信号「０００１００」はレジスタ２２にク
ロックされ、これによって入力クロック信号Ｓ１２の７
周期に対する出力クロック信号Ｓ３０の２つの間隔を完
了し、レジスタ２２を時刻ｔ３の値に戻す。出力クロッ
ク信号Ｓ３０のこれらの間隔は、交互に発生する時間間
隔の対称なリズムで反復され、１つは３００ｎｓ（入力
クロック信号Ｓ１２の３周期）継続し、もう１つは４０
０ｎｓ（入力クロック信号Ｓ１２の４周期）継続する。 出力クロック信号Ｓ３０は、入力クロック信号Ｓ１２の
７周期ごとに２回繰り返される、すなわち、出力クロッ
ク信号の周波数は１０ＭＨｚを７／２によって分割した
ものである。３００ｎｓの間隔と４００ｎｓの間隔との
平均は３５０ｎｓであり、これは最初の計算と一致する
約２．８５７ＭＨｚになる。出力クロック信号Ｓ３０の
連続する間隔は、入力クロック信号Ｓ３０の１つの間隔
より離れることはない。
がり端で、レジスタ２２は「０００１０１」、「０００
１１１」および「００１００１」の値にクロックされる
。時刻ｔ８で「００１００１」の値がレジスタ２２にク
ロックされた後、比較器２４のデジタル出力信号は再び
制御可能減算器２０を起動するが、この理由は、レジス
タ２２の６ビットのデジタル出力信号「００１００１」
がデジタル信号Ｎ「０００１１１」を超えるからである
。加算器１８の６ビットのデジタル出力信号は、ここで
「００１００１」−「０００１１１」−「０００１０」
＝「０００１００」となる。時刻ｔ９の入力クロック信
号Ｓ１２の立ち上がり端で、出力クロック信号Ｓ３０は
論理１になり、入力クロック信号Ｓ１２の立ち下がり端
で論理ゼロに戻り、この時点で加算器１８の６ビットの
デジタル出力信号「０００１００」はレジスタ２２にク
ロックされ、これによって入力クロック信号Ｓ１２の７
周期に対する出力クロック信号Ｓ３０の２つの間隔を完
了し、レジスタ２２を時刻ｔ３の値に戻す。出力クロッ
ク信号Ｓ３０のこれらの間隔は、交互に発生する時間間
隔の対称なリズムで反復され、１つは３００ｎｓ（入力
クロック信号Ｓ１２の３周期）継続し、もう１つは４０
０ｎｓ（入力クロック信号Ｓ１２の４周期）継続する。 出力クロック信号Ｓ３０は、入力クロック信号Ｓ１２の
７周期ごとに２回繰り返される、すなわち、出力クロッ
ク信号の周波数は１０ＭＨｚを７／２によって分割した
ものである。３００ｎｓの間隔と４００ｎｓの間隔との
平均は３５０ｎｓであり、これは最初の計算と一致する
約２．８５７ＭＨｚになる。出力クロック信号Ｓ３０の
連続する間隔は、入力クロック信号Ｓ３０の１つの間隔
より離れることはない。
【００１９】他の分割比に対しても同様に対称であるこ
とを示すことができ、例えば、整数Ｎ＝１３および整数
Ｄ＝５の場合、出力クロック信号Ｓ３０の間隔は反復時
間間隔で動作し、ここで１つの間隔（Ｓ１２の１３周期
）は連続する２つの３００ｎｓの間隔とこれに続く１つ
の２００ｎｓの間隔、１つの３００ｎｓの間隔ともう１
つの２００ｎｓの間隔を有する。この組み合わせの場合
、出力クロック信号Ｓ３０の平均間隔（３００＋３００
＋２００＋３００＋２００／５）は２６０ｎｓ、すなわ
ち約３．８４６ＭＨｚである。この結果は、１３／５で
分割した１０ＭＨｚ、すなわち３．８４６ＭＨｚの本来
の計算方法と一致する。もちろん、Ｎ／Ｄの比はまた２
６／１３のような整数値であってもよく、ここで出力ク
ロック信号Ｓ３０のこれらの間隔はそれぞれ時間の長さ
が同じである。
とを示すことができ、例えば、整数Ｎ＝１３および整数
Ｄ＝５の場合、出力クロック信号Ｓ３０の間隔は反復時
間間隔で動作し、ここで１つの間隔（Ｓ１２の１３周期
）は連続する２つの３００ｎｓの間隔とこれに続く１つ
の２００ｎｓの間隔、１つの３００ｎｓの間隔ともう１
つの２００ｎｓの間隔を有する。この組み合わせの場合
、出力クロック信号Ｓ３０の平均間隔（３００＋３００
＋２００＋３００＋２００／５）は２６０ｎｓ、すなわ
ち約３．８４６ＭＨｚである。この結果は、１３／５で
分割した１０ＭＨｚ、すなわち３．８４６ＭＨｚの本来
の計算方法と一致する。もちろん、Ｎ／Ｄの比はまた２
６／１３のような整数値であってもよく、ここで出力ク
ロック信号Ｓ３０のこれらの間隔はそれぞれ時間の長さ
が同じである。
【００２０】図３は、本発明の代替実施例としての分数
周波数分割器４０を示し、これは比較器２４を必要とし
ない。同じ機能を有する構成要素には図１と同じ参照番
号が付けられている。高周波入力クロック信号Ｓ１２が
入力１２に加えられ、第１および第２の、整数ＤとＮを
表わす５ビットのデジタル信号はそれぞれ入力バス１４
と１６に加えられる。入力バスの５本の導体はそれぞれ
ＮＡＮＤゲート４６、４８、５０、５２および５４の第
１入力に結合され、ＮＡＮＤゲート４６〜５４の出力は
全加算器５６、５８、６０、６２および６４のＩＮＢ入
力に結合される。ＮＡＮＤゲート４６〜５４と全加算器
５６〜６４は一体となって制御可能減算器２０を形成す
る。全加算器５６〜６４のＱ出力は、それぞれ全加算器
６６、６８、７０、７２および７４のＩＮＡ入力に結合
され、これらは組み合わされて加算器１８を形成する。 入力バス１４の５本の導体は、それぞれ全加算器６６〜
７４のＩＮＢ入力に結合される。全加算器６４のキャリ
入力は入力７５に加えられる論理１信号を受け取るよう
に結合され、この全加算器６４のキャリ出力は全加算器
６２のキャリ入力に結合される。全加算器６２のキャリ
出力は全加算器６０のキャリ入力に結合され、全加算器
６０のキャリ出力は全加算器５８のキャリ入力に結合さ
れ、一方全加算器５８のキャリ出力は全加算器５６のキ
ャリ入力に結合される。同様に、全加算器７４のキャリ
入力は入力７６に加えられる論理ゼロを受け取るように
結合され、加算器７４のキャリ出力は全加算器７２のキ
ャリ入力に結合される。全加算器７２のキャリ出力は全
加算器７０のキャリ入力に結合され、全加算器７０のキ
ャリ出力は全加算器６８のキャリ入力に結合され、一方
全加算器６８のキャリ出力は全加算器６６のキャリ入力
に結合される。全加算器６６〜７４のＱ出力は、それぞ
れフリップフロップ７８、８０、８２、８４および８６
のＤ入力に結合され、フリップフロップ７８〜８６のＱ
出力はそれぞれ全加算器５６〜６４のＩＮＡ入力に結合
される。全加算器６６のキャリ出力はフリップフロップ
８８のＤ入力に結合され、後者のＱ出力はＮＡＮＤゲー
ト４６〜５４の第２入力とＡＮＤゲート２８の第１入力
に結合される。フリップフロップ７８〜８８は組み合わ
されてレジスタ２２を形成する。
周波数分割器４０を示し、これは比較器２４を必要とし
ない。同じ機能を有する構成要素には図１と同じ参照番
号が付けられている。高周波入力クロック信号Ｓ１２が
入力１２に加えられ、第１および第２の、整数ＤとＮを
表わす５ビットのデジタル信号はそれぞれ入力バス１４
と１６に加えられる。入力バスの５本の導体はそれぞれ
ＮＡＮＤゲート４６、４８、５０、５２および５４の第
１入力に結合され、ＮＡＮＤゲート４６〜５４の出力は
全加算器５６、５８、６０、６２および６４のＩＮＢ入
力に結合される。ＮＡＮＤゲート４６〜５４と全加算器
５６〜６４は一体となって制御可能減算器２０を形成す
る。全加算器５６〜６４のＱ出力は、それぞれ全加算器
６６、６８、７０、７２および７４のＩＮＡ入力に結合
され、これらは組み合わされて加算器１８を形成する。 入力バス１４の５本の導体は、それぞれ全加算器６６〜
７４のＩＮＢ入力に結合される。全加算器６４のキャリ
入力は入力７５に加えられる論理１信号を受け取るよう
に結合され、この全加算器６４のキャリ出力は全加算器
６２のキャリ入力に結合される。全加算器６２のキャリ
出力は全加算器６０のキャリ入力に結合され、全加算器
６０のキャリ出力は全加算器５８のキャリ入力に結合さ
れ、一方全加算器５８のキャリ出力は全加算器５６のキ
ャリ入力に結合される。同様に、全加算器７４のキャリ
入力は入力７６に加えられる論理ゼロを受け取るように
結合され、加算器７４のキャリ出力は全加算器７２のキ
ャリ入力に結合される。全加算器７２のキャリ出力は全
加算器７０のキャリ入力に結合され、全加算器７０のキ
ャリ出力は全加算器６８のキャリ入力に結合され、一方
全加算器６８のキャリ出力は全加算器６６のキャリ入力
に結合される。全加算器６６〜７４のＱ出力は、それぞ
れフリップフロップ７８、８０、８２、８４および８６
のＤ入力に結合され、フリップフロップ７８〜８６のＱ
出力はそれぞれ全加算器５６〜６４のＩＮＡ入力に結合
される。全加算器６６のキャリ出力はフリップフロップ
８８のＤ入力に結合され、後者のＱ出力はＮＡＮＤゲー
ト４６〜５４の第２入力とＡＮＤゲート２８の第１入力
に結合される。フリップフロップ７８〜８８は組み合わ
されてレジスタ２２を形成する。
【００２１】引き続いて図３を参照して、入力１２はＡ
ＮＤゲート２８の第２入力に結合され、これの出力は出
力３０でＮ／Ｄで分割した入力クロックＳ１２の周波数
と等しい周波数を有する出力クロック信号Ｓ３０を発生
する。入力１２は、またフリップフロップ７８〜８８の
ＣＬＫ（クロック）入力に結合され、一方入力９０はフ
リップフロップ８８のＲ（リセット）入力とフリップフ
ロップ７８〜８６のＳ（セット）入力に結合される。フ
リップフロップ７８〜８８は端部でトリガされるＤ型フ
リップフロップであり、ここでＤ入力に加えられるデジ
タル信号は、入力クロック信号Ｓ１２の立ち下がり端で
このフリップフロップのＱ出力にラッチされる。この端
部でトリガする機能は、レース状態、すなわちフリップ
フロップ７８〜８８の出力信号が状態を変化させる場合
、その結果発生する出力信号が制御可能減算器２０と加
算器１８を介して同じフリップフロップの入力に戻って
伝達されることを防止するために使用される。端部でト
リガされるフリップフロップを使用することによって、
後続の入力クロック信号Ｓ１２の負に向う端部まで新し
い入力信号が出力に伝達されないことを保証する。
ＮＤゲート２８の第２入力に結合され、これの出力は出
力３０でＮ／Ｄで分割した入力クロックＳ１２の周波数
と等しい周波数を有する出力クロック信号Ｓ３０を発生
する。入力１２は、またフリップフロップ７８〜８８の
ＣＬＫ（クロック）入力に結合され、一方入力９０はフ
リップフロップ８８のＲ（リセット）入力とフリップフ
ロップ７８〜８６のＳ（セット）入力に結合される。フ
リップフロップ７８〜８８は端部でトリガされるＤ型フ
リップフロップであり、ここでＤ入力に加えられるデジ
タル信号は、入力クロック信号Ｓ１２の立ち下がり端で
このフリップフロップのＱ出力にラッチされる。この端
部でトリガする機能は、レース状態、すなわちフリップ
フロップ７８〜８８の出力信号が状態を変化させる場合
、その結果発生する出力信号が制御可能減算器２０と加
算器１８を介して同じフリップフロップの入力に戻って
伝達されることを防止するために使用される。端部でト
リガされるフリップフロップを使用することによって、
後続の入力クロック信号Ｓ１２の負に向う端部まで新し
い入力信号が出力に伝達されないことを保証する。
【００２２】この分数周波数分割器４０の動作は図１の
説明に準ずるが、その相違点は以下の説明の通りである
。Ｎ／Ｄの比によって分割される１０ＭＨｚの入力クロ
ック信号Ｓ１２を使用する例で、整数Ｎ＝７およびＤ＝
２がここでも反復される。再び、整数ＮとＤの値は整数
Ｎを整数Ｄよりも大きくすれば、多くの異なった整数値
をとることができることが理解される。レジスタ２２に
「０１１１１１」の値をロードするため時刻ｔ０で入力
９０にリセット・パルスが加えられるが、このレジスタ
はそれぞれ最上位ビット（ＭＳＢ）用のフリップフロッ
プ８８および５つの最下位ビット（ＬＳＢ）用のフリッ
プフロップ７８〜８６によって構成される。レジスタ２
２は「１０００００」のような他の値を取ることもでき
、これは単に繰り返される出力波形の開始点をシフトす
るだけである。整数Ｄ＝２を表わすこの５ビットのデジ
タル信号「０００１０」は入力バス１４に加えられ、５
ビットのデジタル信号「００１１１」は整数Ｎ＝７とし
て入力バス１６に加えられる。フリップフロップ８８の
Ｑ出力に発生する論理ゼロはＡＮＤゲート２８の第１入
力とＮＡＮＤゲート４６〜５４の第２入力に加えられ、
これによってこれらの出力にデジタル信号「１１１１１
」を発生する。全加算器５６〜６４のＩＮＢ入力に加え
られるデジタル信号「１１１１１」と全加算器６４のキ
ャリ入力に加えられる論理１との組み合わせは、全加算
器５６〜６４のＩＮＡ入力に加えられるフリップフロッ
プ７８〜８６のデジタル出力信号「１１１１１」に効果
的に「０００００」を加算する。全加算器５６〜６４の
５ビットのデジタル出力信号「１１１１１」は全加算器
６４〜７４のＩＮＡ入力に加えられ、一方５ビットのデ
ジタル信号Ｄ「０００１０」は同じ全加算器のＩＮＢ入
力に加えられる。全加算器６４〜７４の６ビットのデジ
タル出力信号「１１１１１」＋「０００１０」＝「１０
０００１」は、図２に示すように、時刻ｔ１に入力クロ
ック信号Ｓ１２の立ち下がり端でフリップフロップ７８
〜８８の出力にクロックされる。とりわけ、全加算器６
６〜７４の６ビットのデジタル出力信号のＭＳＢは、全
加算器６６のキャリ出力に与えられ、フリップフロップ
８８のＤ入力に加えられる。時刻ｔ２で、入力クロック
信号Ｓ１２は論理１に遷移し、フリップフロップ８８の
Ｑ出力で論理１と組み合わされ、図２の時刻ｔ２からｔ
３の期間中に出力３０に論理１を発生する。
説明に準ずるが、その相違点は以下の説明の通りである
。Ｎ／Ｄの比によって分割される１０ＭＨｚの入力クロ
ック信号Ｓ１２を使用する例で、整数Ｎ＝７およびＤ＝
２がここでも反復される。再び、整数ＮとＤの値は整数
Ｎを整数Ｄよりも大きくすれば、多くの異なった整数値
をとることができることが理解される。レジスタ２２に
「０１１１１１」の値をロードするため時刻ｔ０で入力
９０にリセット・パルスが加えられるが、このレジスタ
はそれぞれ最上位ビット（ＭＳＢ）用のフリップフロッ
プ８８および５つの最下位ビット（ＬＳＢ）用のフリッ
プフロップ７８〜８６によって構成される。レジスタ２
２は「１０００００」のような他の値を取ることもでき
、これは単に繰り返される出力波形の開始点をシフトす
るだけである。整数Ｄ＝２を表わすこの５ビットのデジ
タル信号「０００１０」は入力バス１４に加えられ、５
ビットのデジタル信号「００１１１」は整数Ｎ＝７とし
て入力バス１６に加えられる。フリップフロップ８８の
Ｑ出力に発生する論理ゼロはＡＮＤゲート２８の第１入
力とＮＡＮＤゲート４６〜５４の第２入力に加えられ、
これによってこれらの出力にデジタル信号「１１１１１
」を発生する。全加算器５６〜６４のＩＮＢ入力に加え
られるデジタル信号「１１１１１」と全加算器６４のキ
ャリ入力に加えられる論理１との組み合わせは、全加算
器５６〜６４のＩＮＡ入力に加えられるフリップフロッ
プ７８〜８６のデジタル出力信号「１１１１１」に効果
的に「０００００」を加算する。全加算器５６〜６４の
５ビットのデジタル出力信号「１１１１１」は全加算器
６４〜７４のＩＮＡ入力に加えられ、一方５ビットのデ
ジタル信号Ｄ「０００１０」は同じ全加算器のＩＮＢ入
力に加えられる。全加算器６４〜７４の６ビットのデジ
タル出力信号「１１１１１」＋「０００１０」＝「１０
０００１」は、図２に示すように、時刻ｔ１に入力クロ
ック信号Ｓ１２の立ち下がり端でフリップフロップ７８
〜８８の出力にクロックされる。とりわけ、全加算器６
６〜７４の６ビットのデジタル出力信号のＭＳＢは、全
加算器６６のキャリ出力に与えられ、フリップフロップ
８８のＤ入力に加えられる。時刻ｔ２で、入力クロック
信号Ｓ１２は論理１に遷移し、フリップフロップ８８の
Ｑ出力で論理１と組み合わされ、図２の時刻ｔ２からｔ
３の期間中に出力３０に論理１を発生する。
【００２３】フリップフロップ８８のＱ出力でラッチさ
れた論理１は、またＮＡＮＤゲート４６〜５４を介して
この５ビットのデジタル信号Ｎを反転し、全加算器５６
〜６４のＩＮＢ入力に「１１０００」を発生する。同時
に、フリップフロップ７８〜８６のデジタル出力信号「
００００１」は全加算器５６〜６４のＩＮＡ入力に加え
られ、一方論理１が全加算器６４のキャリ入力に保持さ
れる。全加算器５６〜６４のＱ出力に与えられたデジタ
ル出力信号は、「００００１」＋「１１０００」＋「１
」＝「１１０１０」であり、これによって５ビット信号
Ｎの２の補数を効果的に取り、レジスタ２２の６ビット
のデジタル出力信号を加算するが、これは「１００００
１」−「００１１１」＝「１１０１０」と同じことであ
る。全加算器５６〜６４の５ビットのデジタル出力信号
「１１０１０」は全加算器６６〜７４のＩＮＡ入力に加
えられ、一方５ビットのデジタル信号Ｄ「０００１０」
は同じ全加算器のＩＮＢ入力に加えられ、全加算器６６
〜７４の６ビットのデジタル出力信号「０１１１００」
は、図２に示すように、時刻ｔ３に入力クロック信号Ｓ
１２の立ち下がり端でフリップフロップ７８〜８８の出
力にクロックされる。時刻ｔ３で、入力クロック信号Ｓ
１２は論理ゼロになり、出力クロック信号Ｓ３０がこれ
に続く。
れた論理１は、またＮＡＮＤゲート４６〜５４を介して
この５ビットのデジタル信号Ｎを反転し、全加算器５６
〜６４のＩＮＢ入力に「１１０００」を発生する。同時
に、フリップフロップ７８〜８６のデジタル出力信号「
００００１」は全加算器５６〜６４のＩＮＡ入力に加え
られ、一方論理１が全加算器６４のキャリ入力に保持さ
れる。全加算器５６〜６４のＱ出力に与えられたデジタ
ル出力信号は、「００００１」＋「１１０００」＋「１
」＝「１１０１０」であり、これによって５ビット信号
Ｎの２の補数を効果的に取り、レジスタ２２の６ビット
のデジタル出力信号を加算するが、これは「１００００
１」−「００１１１」＝「１１０１０」と同じことであ
る。全加算器５６〜６４の５ビットのデジタル出力信号
「１１０１０」は全加算器６６〜７４のＩＮＡ入力に加
えられ、一方５ビットのデジタル信号Ｄ「０００１０」
は同じ全加算器のＩＮＢ入力に加えられ、全加算器６６
〜７４の６ビットのデジタル出力信号「０１１１００」
は、図２に示すように、時刻ｔ３に入力クロック信号Ｓ
１２の立ち下がり端でフリップフロップ７８〜８８の出
力にクロックされる。時刻ｔ３で、入力クロック信号Ｓ
１２は論理ゼロになり、出力クロック信号Ｓ３０がこれ
に続く。
【００２４】これらの周期は継続し、レジスタ２２は時
刻ｔ４で「０１１１１０」の値にクロックされると共に
時刻ｔ５で「１０００００」の値にクロックされ、この
時点でフリップフロップ８８のＱ出力にラッチされた論
理１が再びＮＡＮＤゲート４６〜５４を介して５ビット
のデジタル信号Ｎを反転し、全加算器５６〜６４のＱ出
力に「０００００」＋「１１０００」＋「１」＝「１１
００１」を発生し、一方この同じ論理１は入力クロック
信号Ｓ１２の論理１状態と組み合わされ、図２の時刻ｔ
６からｔ７の期間中出力３０に論理１を発生する。時刻
ｔ７で、出力クロック信号Ｓ３０が論理ゼロに戻って入
力クロック信号Ｓ１２を論理ゼロに遷移させ、「０１１
０１１」がレジスタ２２にクロックされる。入力クロッ
ク信号Ｓ１２の後続の立ち下がり端で、レジスタ２２は
時刻ｔ８で「０１１１０１」、「０１１１１１」および
「１００００１」の値にクロックされる。時刻ｔ９の入
力クロック信号Ｓ１２の立ち上がり端で、出力クロック
信号Ｓ３０は論理１になる。時刻ｔ１０の次の立ち下が
り端によって、レジスタ２２は時刻ｔ３の値に戻り、こ
れによって入力クロック信号Ｓ１２の７周期に対する出
力クロック信号Ｓ３０の２つの間隔を完了し、ここで第
１間隔は時刻ｔ３とｔ７との間で発生し、第２間隔は時
刻ｔ７とｔ１０との間で発生する。出力クロック信号Ｓ
３０は入力クロック信号Ｓ１２の７周期ごとに２度繰り
返される、すなわち、出力クロック信号Ｓ３０の出力周
波数は１０ＭＨｚを７／２で分割したもの、すなわち約
２．８５７Ｈｚである。
刻ｔ４で「０１１１１０」の値にクロックされると共に
時刻ｔ５で「１０００００」の値にクロックされ、この
時点でフリップフロップ８８のＱ出力にラッチされた論
理１が再びＮＡＮＤゲート４６〜５４を介して５ビット
のデジタル信号Ｎを反転し、全加算器５６〜６４のＱ出
力に「０００００」＋「１１０００」＋「１」＝「１１
００１」を発生し、一方この同じ論理１は入力クロック
信号Ｓ１２の論理１状態と組み合わされ、図２の時刻ｔ
６からｔ７の期間中出力３０に論理１を発生する。時刻
ｔ７で、出力クロック信号Ｓ３０が論理ゼロに戻って入
力クロック信号Ｓ１２を論理ゼロに遷移させ、「０１１
０１１」がレジスタ２２にクロックされる。入力クロッ
ク信号Ｓ１２の後続の立ち下がり端で、レジスタ２２は
時刻ｔ８で「０１１１０１」、「０１１１１１」および
「１００００１」の値にクロックされる。時刻ｔ９の入
力クロック信号Ｓ１２の立ち上がり端で、出力クロック
信号Ｓ３０は論理１になる。時刻ｔ１０の次の立ち下が
り端によって、レジスタ２２は時刻ｔ３の値に戻り、こ
れによって入力クロック信号Ｓ１２の７周期に対する出
力クロック信号Ｓ３０の２つの間隔を完了し、ここで第
１間隔は時刻ｔ３とｔ７との間で発生し、第２間隔は時
刻ｔ７とｔ１０との間で発生する。出力クロック信号Ｓ
３０は入力クロック信号Ｓ１２の７周期ごとに２度繰り
返される、すなわち、出力クロック信号Ｓ３０の出力周
波数は１０ＭＨｚを７／２で分割したもの、すなわち約
２．８５７Ｈｚである。
【００２５】図３に示す減算と加算の順序を入れ替える
こともまた可能であり、これによって構成要素２０は制
御可能加算器となり、構成要素１８は全減算器となる。 さらに、ＮＡＮＤゲート４６〜５４はＡＮＤゲートと置
き換えられ、論理ゼロが入力７５に加えられ、一方フリ
ップフロップ８８のＱバー出力はＡＮＤゲート４６〜５
４の第２入力に結合される。このような構成の場合、時
刻ｔ０でレジスタ２２に「１０００００」をロードする
ことができる。図２に関連する図３の前述の説明に続い
て、レジスタ２２にラッチされた値は、時刻ｔ１で「０
１１１１０」、時刻ｔ３で「１０００１１」、時刻ｔ４
で「１００００１」、時刻ｔ５で「０１１１１１」、時
刻ｔ７で「１００１００」、および時刻ｔ８で「０１１
１１０」となって再び時刻ｔ１での値に戻り、これによ
って出力クロック信号Ｓ３０の２つの繰り返し間隔を完
了する。
こともまた可能であり、これによって構成要素２０は制
御可能加算器となり、構成要素１８は全減算器となる。 さらに、ＮＡＮＤゲート４６〜５４はＡＮＤゲートと置
き換えられ、論理ゼロが入力７５に加えられ、一方フリ
ップフロップ８８のＱバー出力はＡＮＤゲート４６〜５
４の第２入力に結合される。このような構成の場合、時
刻ｔ０でレジスタ２２に「１０００００」をロードする
ことができる。図２に関連する図３の前述の説明に続い
て、レジスタ２２にラッチされた値は、時刻ｔ１で「０
１１１１０」、時刻ｔ３で「１０００１１」、時刻ｔ４
で「１００００１」、時刻ｔ５で「０１１１１１」、時
刻ｔ７で「１００１００」、および時刻ｔ８で「０１１
１１０」となって再び時刻ｔ１での値に戻り、これによ
って出力クロック信号Ｓ３０の２つの繰り返し間隔を完
了する。
【００２６】したがって、入力クロック信号の周波数を
２つの整数値の比によって分割し、一方入力クロック信
号の１周期よりも離れていない実質的に対称な出力間隔
を設け、これによって後続の回路で発生される低周波動
作クロック信号のジッタを低減する分数周波数分割器が
説明された。
２つの整数値の比によって分割し、一方入力クロック信
号の１周期よりも離れていない実質的に対称な出力間隔
を設け、これによって後続の回路で発生される低周波動
作クロック信号のジッタを低減する分数周波数分割器が
説明された。
【図１】本発明の１実施例を示す簡略ブロック図である
。
。
【図２】本発明の説明に有用な波形のグラフである。
【図３】本発明の代替実施例を示す簡略ブロック図であ
る。
る。
１０ 分数周波数分割器
Ｓ１２ 高周波数入力クロック信号１４、１６
入力バス １８ 加算器 ２０ 制御可能減算器 ２２ レジスタ ２４ 比較器 ２８ ＡＮＤゲート
入力バス １８ 加算器 ２０ 制御可能減算器 ２２ レジスタ ２４ 比較器 ２８ ＡＮＤゲート
Claims (5)
- 【請求項１】第１および第２デジタル入力信号と入力ク
ロック信号に応答し、前記第１および第２デジタル入力
信号の比によって入力クロック信号の周波数を分割する
回路において、前記回路は：デジタル制御信号の第１論
理状態に応答して前記第１デジタル入力信号と第２デジ
タル出力信号との間の差である第１デジタル出力信号を
発生し、前記デジタル制御信号の第２論理状態に応答し
て前記第２デジタル出力信号と等しい前記第１デジタル
出力信号を発生する第１手段；前記第１デジタル出力信
号と前記第２デジタル入力信号を合計して前記第２デジ
タル出力信号を発生する第２手段；および前記第２デジ
タル出力信号と前記第１デジタル入力信号との比較から
前記デジタル制御信号を発生する第３手段；によって構
成され、前記デジタル制御信号は、もし前記第２デジタ
ル出力信号が前記第１デジタル入力信号より大きければ
、第１論理状態を有し、前記デジタル制御信号は、もし
前記第２デジタル出力信号が前記第１デジタル入力信号
以下なら、第２論理状態を有することを特徴とする回路
。 - 【請求項２】前記回路は、前記制御信号の第１論理状態
と入力クロック信号に応答し、前記第１および第２デジ
タル入力信号の比によって分割される入力クロック信号
の周波数と等しい周波数で動作する出力クロック信号を
起動する第４手段によってさらに構成されることを特徴
とする請求項１記載の回路。 - 【請求項３】第１および第２デジタル入力信号と入力ク
ロック信号に応答し、前記第１および第２デジタル入力
信号の比によって分割される入力クロック信号の周波数
と等しい周波数で動作する出力クロック信号を発生する
周波数分割回路において、前記周波数分割回路は：デジ
タル制御信号の第１論理状態に応答して複数の第１入力
に加えられた第２デジタル出力信号と複数の第２入力に
加えられた第１デジタル入力信号との合計である第１デ
ジタル出力信号を発生し、前記デジタル制御信号の第２
論理状態に応答して前記第２デジタル出力信号と等しい
前記第１デジタル出力信号を発生する制御可能加算器；
前記第１デジタル出力信号と前記第２デジタル入力信号
との間の差をとるように結合され、複数の出力に前記第
２デジタル出力信号を発生する減算回路；および前記減
算回路の前記複数の出力とそれぞれ結合された複数の入
力を有すると共に前記第２デジタル出力信号をラッチす
る複数の出力を有するレジスタ；によって構成され、こ
こで前記レジスタの前記複数の出力の最下位出力はそれ
ぞれ前記制御可能加算器の前記複数の第１入力に結合さ
れ、前記レジスタの前記複数の出力の最上位出力は前記
制御可能加算器と結合されて前記デジタル制御信号を発
生することを特徴とする周波数分割回路。 - 【請求項４】前記周波数分割回路は、前記デジタル制御
信号の第１論理状態と入力クロック信号に応答して出力
クロック信号を起動する手段によってさらに構成される
ことを特徴とする請求項３記載の前記回路。 - 【請求項５】第１および第２デジタル入力信号の比によ
って分割される入力クロック信号の周波数と等しい周波
数で動作する出力クロック信号を発生する方法において
、前記方法は：レジスタを初期化して所定の値を有する
第１デジタル出力信号を発生する段階；第１論理状態を
有するデジタル制御信号が存在する場合に第２デジタル
出力信号を形成するために前記第１デジタル出力信号か
ら前記第１デジタル入力信号を減算し、それ以外であれ
ば、第２論理状態を有する前記デジタル制御信号が存在
する場合には前記第２デジタル出力信号を前記第１デジ
タル入力信号の最下位部分と等しく設定する段階；前記
第２デジタル出力信号と前記第２デジタル入力信号を加
算し、前記第１デジタル出力信号の次の値を発生する段
階；前記第１デジタル出力信号の次の値を前記レジスタ
に記憶する段階；および前記第１デジタル出力信号と前
記第１デジタル入力信号を比較して前記デジタル制御信
号を発生する段階；によって構成され、もし前記第１デ
ジタル出力信号が前記第１デジタル入力信号よりも大き
ければ、前記デジタル制御信号は第１論理状態を有し、
もし前記第１デジタル出力信号が第１デジタル入力信号
以下なら、前記デジタル制御信号は第２論理状態を有す
ることを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/490,861 US5040197A (en) | 1990-03-09 | 1990-03-09 | Fractional frequency divider for providing a symmetrical output signal |
| US490861 | 1990-03-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04227330A true JPH04227330A (ja) | 1992-08-17 |
| JP3077276B2 JP3077276B2 (ja) | 2000-08-14 |
Family
ID=23949798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03194716A Expired - Fee Related JP3077276B2 (ja) | 1990-03-09 | 1991-03-06 | 対称な出力信号を得るための分数周波数分割器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5040197A (ja) |
| EP (1) | EP0445979B1 (ja) |
| JP (1) | JP3077276B2 (ja) |
| DE (1) | DE69120105T2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004509499A (ja) * | 2000-09-14 | 2004-03-25 | クゥアルコム・インコーポレイテッド | デュアルエッジｍ／ｎカウンタ |
| JP2014191428A (ja) * | 2013-03-26 | 2014-10-06 | Seiko Epson Corp | クロック生成装置、電子機器、移動体及びクロック生成方法 |
| JP2015142377A (ja) * | 2014-01-27 | 2015-08-03 | エルエス産電株式会社Ｌｓｉｓ Ｃｏ．，Ｌｔｄ． | 上昇エッジ動作システム用クロック生成方法 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5202642A (en) * | 1991-05-09 | 1993-04-13 | Iomega Corporation | Apparatus and method for fractional frequency division |
| FR2704372B1 (fr) * | 1993-04-20 | 1995-05-24 | Commissariat Energie Atomique | Dispositif de division de fréquence. |
| US5500627A (en) * | 1994-01-19 | 1996-03-19 | Alliedsignal Inc. | Precision duty cycle phase lock loop |
| TW379293B (en) * | 1994-04-01 | 2000-01-11 | Ibm | Apparatus and method for generating a clock in a microprocessor |
| US5867068A (en) * | 1997-10-27 | 1999-02-02 | Motorola, Inc. | Frequency synthesizer using double resolution fractional frequency division |
| JP5240850B2 (ja) * | 2006-11-29 | 2013-07-17 | 日本電気株式会社 | クロック信号分周回路及びクロック信号分周方法 |
| US8510589B2 (en) * | 2008-08-29 | 2013-08-13 | Intel Mobile Communications GmbH | Apparatus and method using first and second clocks |
| JP5522050B2 (ja) * | 2008-10-29 | 2014-06-18 | 日本電気株式会社 | クロック分周回路、クロック分配回路、クロック分周方法及びクロック分配方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2032982A1 (de) * | 1970-07-03 | 1972-01-05 | Licentia Gmbh | Verfahren und Vorrichtung zur Steuerung der von einem digitalen Differenzen-Sumjnator abgegebenen Taktfrequenz |
| US3729623A (en) * | 1971-01-11 | 1973-04-24 | Gen Electric | Method for the selective multiplication and division of a pulse train and a multiply/divide circuit therefor |
| DE2849797C2 (de) * | 1978-11-16 | 1982-03-11 | Siemens AG, 1000 Berlin und 8000 München | Digitale Frequenzteileranordnung |
| SE445868B (sv) * | 1984-12-12 | 1986-07-21 | Ellemtel Utvecklings Ab | Anordning for neddelning av en klockfrekvens |
| EP0202347B1 (de) * | 1985-05-18 | 1988-05-11 | Deutsche ITT Industries GmbH | Frequenzteilerschaltung für nichtganze Teilungszahlen nach Art eines Rate-Multipliers |
-
1990
- 1990-03-09 US US07/490,861 patent/US5040197A/en not_active Expired - Lifetime
-
1991
- 1991-03-01 EP EP91301698A patent/EP0445979B1/en not_active Expired - Lifetime
- 1991-03-01 DE DE69120105T patent/DE69120105T2/de not_active Expired - Fee Related
- 1991-03-06 JP JP03194716A patent/JP3077276B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004509499A (ja) * | 2000-09-14 | 2004-03-25 | クゥアルコム・インコーポレイテッド | デュアルエッジｍ／ｎカウンタ |
| JP4927301B2 (ja) * | 2000-09-14 | 2012-05-09 | クゥアルコム・インコーポレイテッド | デュアルエッジｍ／ｎカウンタ |
| JP2014191428A (ja) * | 2013-03-26 | 2014-10-06 | Seiko Epson Corp | クロック生成装置、電子機器、移動体及びクロック生成方法 |
| JP2015142377A (ja) * | 2014-01-27 | 2015-08-03 | エルエス産電株式会社Ｌｓｉｓ Ｃｏ．，Ｌｔｄ． | 上昇エッジ動作システム用クロック生成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5040197A (en) | 1991-08-13 |
| DE69120105D1 (de) | 1996-07-18 |
| EP0445979B1 (en) | 1996-06-12 |
| EP0445979A3 (en) | 1993-02-03 |
| EP0445979A2 (en) | 1991-09-11 |
| DE69120105T2 (de) | 1997-01-16 |
| JP3077276B2 (ja) | 2000-08-14 |
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