JP2004328300A - 可変分周器および分周制御方法 - Google Patents
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Abstract
【課題】安定的な高速動作が可能となる可変分周器を提供する。
【解決手段】プリスケーラ10は、スワロカウンタ30から出力される分周比制御信号PCTRのレベルに応じて分周比を切り換える。マスタカウンタ20は、分周クロック信号PCLKに同期して初期値Mからのカウントダウン動作を繰り返し、カウント値が“0”のときにロード信号LOADを出力する。スワロカウンタ30は、分周クロック信号PCLKに同期してカウント動作を行い、ロード信号LOADの入力タイミングで初期値Sをロードし、カウントダウン動作を開始するとともに、分周比制御信号PCTRをHレベルにする。また、カウント値が“0”になると、分周比制御信号PCTRをLレベルにする。そして、次のロード信号LOADの入力タイミングで、初期値Sをロードしてカウントダウン動作を再開するとともに、分周比制御信号PCTRをHレベルにする。
【選択図】 図1
【解決手段】プリスケーラ10は、スワロカウンタ30から出力される分周比制御信号PCTRのレベルに応じて分周比を切り換える。マスタカウンタ20は、分周クロック信号PCLKに同期して初期値Mからのカウントダウン動作を繰り返し、カウント値が“0”のときにロード信号LOADを出力する。スワロカウンタ30は、分周クロック信号PCLKに同期してカウント動作を行い、ロード信号LOADの入力タイミングで初期値Sをロードし、カウントダウン動作を開始するとともに、分周比制御信号PCTRをHレベルにする。また、カウント値が“0”になると、分周比制御信号PCTRをLレベルにする。そして、次のロード信号LOADの入力タイミングで、初期値Sをロードしてカウントダウン動作を再開するとともに、分周比制御信号PCTRをHレベルにする。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、入力された信号を任意の分周比で分周する可変分周器およびその分周制御方法に関し、特に、プリスケーラ、マスタカウンタおよびスワロカウンタを具備するパルススワロ方式の可変分周器およびその分周制御方法に関する。
【0002】
【従来の技術】
近年、高周波クロックを任意の分周比で分周するニーズがますます高まっている。特に、PLL(Phase Locked Loop)を用いたクロック合成のように、VCO(Voltage Controlled Oscillators)の出力クロックを任意の分周比でフィードバックして、基準クロックと位相比較する回路の需要が高まっており、この回路に使用される可変分周器に対して、高速化および低消費電力化が要求されている。
【0003】
このような可変分周器としては、前段の2係数を有するプリスケーラ(デュアルモデュラスプリスケーラ:DMPS)と、後段の中低速プログラマブル分周器との2段構成とされて、全体の分周比を1ステップ刻みに設定可能なパルススワロ方式といわれる可変分周器が、一般的に知られている。
【0004】
図8は、従来のパルススワロ方式の可変分周器の第1の構成例を示す図である。
従来の一般的なパルススワロ方式の可変分周器は、例えば図8に示すように、分周比を切り換え可能なプリスケーラ110と、6ビットの値をカウントダウンするマスタカウンタ120と、3ビットの値をカウントダウンするスワロカウンタ130と、スワロカウンタ130へのクロック入力を停止するためのクロック禁止回路140とを具備する。クロック禁止回路140は、2つのAND(論理積)ゲート141および142を具備する。
【0005】
プリスケーラ110による分周比は、分周比制御信号のレベルに応じて切り換えられる。プリスケーラ110は、例えば、図示しないVCOからのクロック信号に対して、分周比制御信号がLレベルのときに1/6分周、Hレベルのときに1/5分周を行う。
【0006】
マスタカウンタ120およびスワロカウンタ130は、それぞれ分周比を示すカウント初期値MおよびS(だだし、M、Sは1以上の整数で、M>S)からのカウントダウンを行う。マスタカウンタ120は、プリスケーラ110によって分周された信号の入力を受けて動作する。マスタカウンタ120からのキャリー信号は、マスタカウンタ120自身の初期値ロードタイミングを与えるとともに、スワロカウンタ130の初期値ロードタイミングを与える。一方、スワロカウンタ130からのキャリア信号は、分周比制御信号としてプリスケーラ110に入力される。また、マスタカウンタ120およびスワロカウンタ130からのキャリア信号は、ともにクロック禁止回路140にも供給される。
【0007】
クロック禁止回路140では、ANDゲート141の一方の入力端子に、スワロカウンタ130からのキャリー信号が、他方の入力端子にマスタカウンタ120からのキャリー信号を反転した信号が入力される。また、ANDゲート142の一方の入力端子には、ANDゲート141の出力信号を反転した信号が、他方の入力端子にはプリスケーラ110によって分周された信号がそれぞれ入力され、スワロカウンタ130は、ANDゲート142からの出力信号を受けて動作するようになっている。
【0008】
このような可変分周器では、入力されたクロック信号が、プリスケーラ110により、後段のマスタカウンタ120およびスワロカウンタ130が動作し得る周波数に分周される。また、マスタカウンタ120およびスワロカウンタ130は同時にカウント動作を開始し、スワロカウンタ130のカウント終了までの間、プリスケーラ110の分周比が“6”に設定される。
【0009】
この後、スワロカウンタ130のカウント動作が終了してキャリア信号が出力されると、プリスケーラ110の分周比が“5”に切り換えられるとともに、クロック禁止回路140により、スワロカウンタ130へのクロック供給が停止される。これにより、マスタカウンタ120のカウント動作が終了してキャリア信号が出力されるまでの間、プリスケーラ110への分周比制御信号がHレベルに保持される。
【0010】
そして、マスタカウンタ120からキャリー信号が出力されると、プリスケーラ110の分周比が切り換えられるとともに、スワロカウンタ130へのクロック供給が再開され、このとき、可変分周器によって分周されたクロック信号の1周期が終了する。
【0011】
しかし、このような構成の可変分周器では、スワロカウンタ130およびマスタカウンタ120からのキャリー信号の出力に同期して、それぞれスワロカウンタ130に対するクロック供給の禁止および禁止解除が行われる。このため、動作周波数が高速化するにつれ、マスタカウンタ120からのキャリー信号に生じる遅延が増大すると、スワロカウンタ130へ供給されるクロック信号のパルス幅が短くなり、分周比の切り換え動作が誤作動してしまう等の問題が生じる可能性があった。
【0012】
これに対し、プリスケーラから出力されたクロック信号をそのままマスタカウンタおよびスワロカウンタに入力させるとともに、各カウンタからのキャリー信号およびプリスケーラからのクロック信号に基づいて分周比制御信号を発生させる分周比制御回路を設けた可変分周器があった(例えば、特許文献1参照)。
【0013】
図9は、このような構成を有する従来のパルススワロ方式の可変分周器の第2の構成例を示す図である。なお、図9では、図8に対応するブロックに対しては同じ符号を付して示しており、これらについての説明は省略する。
【0014】
図9に示す可変分周器では、マスタカウンタ120およびスワロカウンタ130は、プリスケーラ110によって分周された信号の入力を直接受けて動作する。また、図8の場合と同様に、マスタカウンタ120からのキャリー信号は、マスタカウンタ120とともにスワロカウンタ130に対しても、初期値ロードタイミングを与える。
【0015】
分周比制御回路150において、D−FF(ディレイ−フリップフロップ)151はプリスケーラ110によって分周された信号に同期して動作する。ORゲート152および153には、スワロカウンタ130からのキャリー信号と、D−FF151の出力信号とがともに入力される。ANDゲート154および155の一方の入力端子には、マスタカウンタ120からのキャリー信号が入力され、他方の入力端子には、それぞれORゲート152および153の出力信号が入力される。また、ANDゲート154の出力信号はD−FF151のデータ入力端子に入力され、ANDゲート155の出力信号は、分周比制御信号としてプリスケーラ110に入力される。
【0016】
このような可変分周器では、マスタカウンタ120およびスワロカウンタ130で同時にカウントダウンが開始され、このとき、ANDゲート155の出力信号がLレベルとなって、プリスケーラ110の分周比が“6”に設定される。また、カウント開始後には、D−FF151のLレベルの出力信号がORゲート152にフィードバックされることにより、ANDゲート155の出力信号がLレベルに保持される。
【0017】
この後、スワロカウンタ130のキャリー信号が出力されると、ANDゲート155の出力信号がHレベルとなって、プリスケーラ110の分周比が“5”に変更される。さらに、マスタカウンタ120のキャリー信号が出力されるまでの間、D−FF151からのHレベルの出力信号のフィードバックにより、ANDゲート155の出力信号がHレベルに保持される。
【0018】
このような構成の可変分周器では、D−FF151において、スワロカウンタ130のキャリー信号がプリスケーラによって分周された信号にラッチされることにより、分周比制御信号が生成されるので、スワロカウンタ130を停止させる必要がなく、図8に示した可変分周器と比較して安定的に動作させることができる。
【0019】
【特許文献1】
特開平5−183429号公報(段落番号〔0015〕〜〔0017〕、第1図)
【0020】
【発明が解決しようとする課題】
しかし、上記の図9に示した可変分周器では、分周比制御回路150がスワロカウンタ130とプリスケーラ110との間に設けられることから、プリスケーラ110からの信号の出力タイミングに対して、プリスケーラ110に戻ってくる分周比制御信号に遅延が生じ、プリスケーラ110における分周比の切り換えタイミングに誤差が生じる可能性があることが問題となる。
【0021】
ここで、図10は、図9に示した可変分周器における出力信号波形を示すタイムチャートである。
図10では例として、プリスケーラ110における分周比が“2”の場合について示している。この図では、プリスケーラ110に入力されるクロック信号の立ち上がりタイミングに対して、2分周した出力クロック信号の立ち上がりタイミングに遅延が生じている。この遅延は、分周比制御回路150から戻される分周比制御信号に生じた遅延に起因するものである。
【0022】
ここで、プリスケーラ110からの出力信号の周期をTck、プリスケーラ110から信号が出力されてから分周比制御信号がプリスケーラ110に戻るまでの遅延時間をTpd、分周切り換えのためのセットアップ時間をTstとすると、Tck≧Tpd+Tstの関係を満たす必要がある。このことから、分周比制御信号の遅延時間Tpdが増大すると、プリスケーラ110の出力可能な周波数(1/Tck)が制限されてしまい、可変分周器全体の動作速度が制限されてしまう。従って、さらなる高速化のためには、分周比制御信号に生じる遅延時間Tpdを抑制する必要があり、部品コストの上昇を招く。
【0023】
また、図9に示した可変分周器は、スワロカウンタ130が常時カウント動作を行っているため、図8に示した可変分周器と比較して、消費電力が上昇してしまうことも問題であった。
【0024】
本発明はこのような課題に鑑みてなされたものであり、安定的な高速動作が可能となる可変分周器を提供することを目的とする。
また、本発明の他の目的は、可変分周器を安定的に高速動作させることが可能な分周制御方法を提供することである。
【0025】
【課題を解決するための手段】
本発明では上記課題を解決するために、入力された信号を任意の分周比で分周する可変分周器において、入力される分周比制御信号のレベルに応じて、入力クロック信号を異なる分周比で分周する分周手段と、前記分周手段により生成された分周クロック信号に対して第1の設定値分の計数を繰り返し行う第1の計数手段と、前記分周クロック信号に対して前記第1の設定値より小さい第2の設定値分の計数を繰り返し行って、前記第2の設定値分の計数が終了したとき、第1のレベルを有する分周比制御信号を前記分周手段へ供給し、前記第1の計数手段による前記第1の設定値分の計数が終了したとき、第2のレベルを有する前記分周比制御信号を前記分周手段に供給するとともに前記第2の設定値分の計数をリセットして再開する第2の計数手段とを有することを特徴とする可変分周器が提供される。
【0026】
このような可変分周器では、入力クロック信号が分周手段により異なる分周比で分周される。この分周手段の分周比は、第2の計数手段からの分周制御信号のレベルに応じて切り換えられる。また、第1の計数手段により、分周手段によって生成された分周クロックに対して第1の設定値分の計数が繰り返し行われる。さらに、第2の計数手段により、分周クロックに対して第1の設定値より小さい第2の設定値分の計数が繰り返し行われ、第2の設定値分の計数が終了したとき、第1のレベルの分周比制御信号が分周手段に出力され、第1の計数手段による第1の設定値分の計数が終了したとき、第2のレベルの分周比制御信号が分周手段に出力される。従って、第1および第2の計数手段はともに分周クロックに同期して計数を行い、分周比制御信号は第2の計数手段から分周手段へ直接的に伝送されるので、分周手段が受信する分周比制御信号に発生する遅延量が抑制される。
【0027】
また、本発明では、プリスケーラ、マスタカウンタおよびスワロカウンタを具備するパルススワロ方式の可変分周器において入力信号を任意の分周比で分周するための分周制御方法であって、入力クロック信号が前記プリスケーラによって分周されることにより生成された分周クロック信号に応じて第1の設定値分の計数を前記マスタカウンタに繰り返し実行させ、前記分周クロック信号に応じて前記第1の設定値より小さい第2の設定値分の計数を前記スワロカウンタに実行させ、前記スワロカウンタによる前記第2の設定値分の計数が終了したとき、前記プリスケーラの分周比を第1の値に切り換え、次に前記マスタカウンタによる前記第1の設定値分の計数が終了したとき、前記プリスケーラの分周比を第2の値に切り換えるとともに前記スワロカウンタによる前記第2の設定値分の計数をリセットして再開させることを特徴とする分周制御方法が提供される。
【0028】
このような分周制御方法では、マスタカウンタにおいて、プリスケーラによって分周されることにより生成された分周クロックに応じて第1の設定値分の計数が繰り返し行われ、スワロカウンタにおいて、分周クロックに応じて第1の設定値より小さい第2の設定値分の計数が行われる。また、スワロカウンタによる第2の設定値分の計数が終了したとき、プリスケーラの分周比が第1の値に切り換えられ、次にマスタカウンタによる第1の設定値分の計数が終了したときに、プリスケーラの分周比が第2の値に切り換えられるとともに、スワロカウンタによる第2の設定値分の計数がリセットされて再開される。従って、マスタカウンタおよびスワロカウンタはともに分周クロックに同期して動作し、プリスケーラの分周比はスワロカウンタの計数値によって直接的に制御されるので、プリスケーラの分周比制御時に発生する遅延量が抑制される。
【0029】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
図1は、本発明の第1の実施の形態に係る可変分周器の全体構成を示すブロック図である。
【0030】
図1に示す可変分周器は、入力されたクロック信号CLKINを任意の分周比で分周する装置であり、プリスケーラ10、マスタカウンタ20およびスワロカウンタ30とを具備するパルススワロ方式の可変分周器となっている。
【0031】
プリスケーラ10は、2つの分周比を設定可能な、いわゆるデュアルモデュラスプリスケーラであり、クロック入力端子10aに入力されたクロック信号CLKINを分周して、クロック出力端子10bから出力する。このプリスケーラ10の分周比は、分周比制御端子10cから入力される分周比制御信号PCTRのレベルに応じて切り換えられる。本実施の形態では、分周比制御信号PCTRがHレベルのとき分周比“5”、Lレベルのとき分周比“4”と設定される。
【0032】
マスタカウンタ20は、クロック入力端子20aにおいて、プリスケーラ10によって分周された分周クロック信号PLCKの入力を受け、この信号に同期してカウント動作を行って、クロック出力端子20bから最終的なクロック信号CLKOUTを出力する。本実施の形態では、初期値入力端子20cから6ビットの2進データとして与えられる初期値Mからのカウントダウン動作を行う。また、キャリー出力は、マスタカウンタ20およびスワロカウンタ30におけるカウント初期値のロードタイミングを与えるロード信号LOADとされて、キャリー出力端子20dからスワロカウンタ30に対して出力される。
【0033】
スワロカウンタ30は、クロック入力端子30aにおいて、プリスケーラ10からの分周クロック信号PLCKの入力を受け、この信号に同期してカウント動作を行う。そして、そのカウント値に応じた分周比制御信号PCTRを、制御信号出力端子30bからプリスケーラ10に出力する。本実施の形態では、初期値入力端子30cから2ビットの2進データとして与えられる初期値Sからのカウントダウン動作を行う。また、マスタカウンタ20からのロード信号LOADをロード端子30dにおいて受信し、これによりカウント初期値のロードタイミングが与えられる。
【0034】
なお、リセット信号RSTは、プリスケーラ10、マスタカウンタ20およびスワロカウンタ30の各リセット端子10d、20eおよび30eに入力され、このリセット信号RSTにより各部の動作がリセットされる。
【0035】
このような可変分周器において、本発明の特徴的な点は、マスタカウンタ20およびスワロカウンタ30が、ともにプリスケーラ10からの分周クロック信号PCLKに同期してカウント動作を行うとともに、スワロカウンタ30におけるカウント値に応じたレベルをとる分周比制御信号PCTRが、プリスケーラ10に対して直接的に供給されることである。
【0036】
このために、スワロカウンタ30は、以下のように動作する。まず、ロード信号LOADの受信に基づき、マスタカウンタ20のキャリー出力タイミングで初期値Sをロードして、カウントダウン動作を開始する。このとき、分周比制御信号PCTRはHレベルとされる。そして、カウント値が“0”となったときに、分周比制御信号PCTRがLレベルとされ、この後に再びロード信号LOADを受信すると、分周比制御信号PCTRがHレベルとされるとともに、初期値Mからのカウントダウン動作が再開される。
【0037】
このようなスワロカウンタ30の動作により、マスタカウンタ20における初期値M分のカウント期間のうち、スワロカウンタ30による初期値S分のカウント期間でプリスケーラ10の分周比が“5”とされ、残りの(M−S)分のカウント期間でプリスケーラ10の分周比が“4”とされる。従って、入力されたクロック信号CLKINを、初期値MおよびSに応じた任意の分周比Nで分周したクロック信号CLKOUTが出力される。分周比Nは、以下の式(1)によって表される。
【0038】
【数1】
N=(4*M)+S ………(1)
次に、各ブロックにおける具体的な回路構成例について説明する。
【0039】
図2は、プリスケーラ10の回路構成例を示す図である。
図2に示すように、プリスケーラ10は、3段のD−FF(ディレイ−フリップフロップ)11、12および13と、NOR(否定的論理和)ゲート14と、AND(論理積)ゲート15とを具備する。
【0040】
D−FF11、12および13は、それぞれ入力されるクロック信号CLKINに同期して動作し、D−FF11の出力信号はD−FF12のデータ入力端子に入力され、D−FF12の出力信号はD−FF13のデータ入力端子に入力される。また、D−FF11の出力信号は、クロック出力端子10bより分周クロック信号PCLKとして出力される。
【0041】
NORゲート14の一方の入力端子にはD−FF12からの出力信号が入力され、他方の入力端子にはANDゲート15からの出力信号が入力される。また、NORゲート14の出力信号は、D−FF11のデータ入力端子に入力される。ANDゲート15の一方の入力端子にはD−FF13からの出力信号が入力され、他方の入力端子には分周比制御端子10cからの分周比制御信号PCTRが入力される。
【0042】
このようなプリスケーラ10では、分周比制御信号PCTRがLレベルのとき、ANDゲート15によってD−FF13からの出力信号がマスクされ、D−FF11のデータ入力端子には、D−FF12からの出力信号がNORゲート14で反転されて入力される。従って、D−FF11の出力信号がクロック信号CLKINの2周期ごとに交互に反転するので、4分周された分周クロック信号PCLKが得られる。一方、分周比制御信号PCTRがHレベルのときは、ANDゲート15を介してD−FF13からの出力信号のフィードバックが加わることにより、D−FF11の出力信号のデューティ比が2:3となり、5分周された分周クロック信号PCLKが得られる。
【0043】
次に、図3は、マスタカウンタ20の回路構成例を示す図である。
図3に示すように、マスタカウンタ20は、D−FF21および22と、デコード回路23と、減算回路24と、セレクタ25とを具備する。
【0044】
D−FF21は、セレクタ25から出力された6ビットデータを、分周クロック信号PCLKでラッチして出力する。D−FF22は、デコード回路23から出力されたロード信号LOADを分周クロック信号PCLKでラッチし、N分周されたクロック信号CLKOUTとしてクロック出力端子20bを通じて出力する。
【0045】
デコード回路23は、D−FF21から出力された6ビットデータをデコードして、ロード信号LOADを出力する。具体的には、D−FF21からの出力値が“0”の場合はロード信号LOADをHレベルにし、それ以外の場合はロード信号LOADをLレベルにする。減算回路24は、D−FF21からの出力値を“1”だけ減算して出力する。セレクタ25は、デコード回路23からのロード信号LOADのレベルに応じて入力信号を選択して、D−FF21のデータ入力端子に出力する。具体的には、ロード信号LOADがHレベルの場合に、初期値入力端子20cから6ビットデータとして入力される初期値Mを選択して出力し、ロード信号LOADがLレベルの場合に、減算回路24の出力値を選択して出力する。
【0046】
このマスタカウンタ20では、D−FF21の出力値が減算回路24により“1”だけ減算されて、D−FF21のデータ入力端子に入力される。これにより、D−FF21の出力値が分周クロック信号PCLKに同期して順次カウントダウンされる。そして、D−FF21の出力値が“0”になったときにロード信号LOADがHレベルとなり、セレクタ25における選択信号が切り換えられて、初期値MがD−FF21にロードされる。このように、マスタカウンタ20は、初期値Mから“0”までのカウント動作を繰り返し行うダウンカウンタとして機能する。また、デコード回路23からのロード信号LOADは、キャリー出力端子20dからスワロカウンタ30に対して出力される。
【0047】
なお、以上の図2および図3に示した回路構成はあくまで一例であり、本発明では上記以外の一般的な回路構成を有するプリスケーラ10およびマスタカウンタ20を使用することが可能である。この場合、マスタカウンタ20からは、分周クロック信号PCLKのM周期分のカウント動作によるキャリー信号が、スワロカウンタ30のロード端子30dに対して出力されればよい。
【0048】
次に、図4は、スワロカウンタ30の回路構成例を示す図である。
図4に示すように、スワロカウンタ30は、D−FF31と、デコード回路32と、減算回路33と、セレクタ34および35とを具備する。
【0049】
D−FF31は、セレクタ35からの2ビットデータを、分周クロック信号PCLKでラッチして出力する。デコード回路32は、D−FF31からの出力値をデコードして、セレクタ34に対するイネーブル信号ENを出力する。具体的には、D−FF31からの出力値が“0”の場合はイネーブル信号ENをLレベルにし、それ以外の場合はイネーブル信号ENをHレベルにする。また、このイネーブル信号ENは、制御信号出力端子30bを通じて、分周比制御信号PCTRとしてプリスケーラ10に対して出力される。
【0050】
減算回路33は、D−FF31からの出力値を“1”だけ減算する。セレクタ34は、デコード回路32からのイネーブル信号ENのレベルに応じて入力信号を選択して、セレクタ35の一方の入力端子に出力する。具体的には、イネーブル信号ENがHレベルの場合に、減算回路33により減算された値を選択して出力し、イネーブル信号ENがLレベルの場合に、D−FF31から直接出力された値を選択して出力する。
【0051】
セレクタ35は、ロード端子30dからのロード信号LOADのレベルに応じて入力信号を選択して、D−FF31のデータ入力端子に出力する。具体的には、ロード信号LOADがHレベルの場合に、初期値入力端子30cから2ビットデータとして入力される初期値Sを選択して出力し、ロード信号LOADがLレベルの場合に、セレクタ34からの出力値を選択して出力する。
【0052】
このスワロカウンタ30は、ロード信号LOADおよびイネーブル信号ENの各レベルに応じて、3つの動作モードで動作する。まず、マスタカウンタ20からのロード信号LOADがHレベルのとき、カウント動作の初期値Sを設定する動作モードとなる。ロード信号LOADがHレベルとなるタイミングでは、初期値Sがセレクタ35で選択されてD−FF31にロードされる。
【0053】
これにより、D−FF31の出力値が初期値Sとなって、イネーブル信号ENがHレベルとなる。ロード信号LOADがLレベルになってからは、D−FF31の出力値が減算回路33により“1”だけ減算されて、セレクタ34および35を介してD−FF31のデータ入力端子に入力される。これにより、D−FF31の出力値が、初期値Sから分周クロック信号PCLKに同期して順次カウントダウンされ、ダウンカウンタとして動作する動作モードとなる。
【0054】
そして、D−FF31の出力値が“0”になると、イネーブル信号ENがLレベルとなってセレクタ34における選択信号が切り換えられ、D−FF31の出力値がそのままD−FF31に入力される。これにより、D−FF31から出力されるカウント値が“0”のまま保持される動作モードとなる。この後、ロード信号LOADがHレベルとなったタイミングで再び初期値Sがロードされ、イネーブル信号ENがHレベルとなって、カウントダウン動作が再開される。
【0055】
ここで、図5は、マスタカウンタ20およびスワロカウンタ30における出力信号を示すタイムチャートである。以下、この図5を用いて、可変分周器の動作について説明する。
【0056】
図5において、マスタカウンタ20のカウント値はD−FF21の出力値に対応し、スワロカウンタ30のカウント値はD−FF31の出力値に対応している。マスタカウンタ20のカウント値が“0”になるとロード信号LOADがHレベルとなり、これによりタイミングT501において、マスタカウンタ20およびスワロカウンタ30のカウントダウン動作がともに開始される。このとき、スワロカウンタ30では、イネーブル信号ENとともに分周比制御信号PCTRがHレベルとなって、プリスケーラ10の分周比が“5”に設定される。
【0057】
次に、タイミングT502において、スワロカウンタ30のカウント値が“0”になると、イネーブル信号ENとともに分周比制御信号PCTRがLレベルに変化し、プリスケーラ10の分周比が“4”に切り換えられる。この後、スワロカウンタ30のカウント値は“0”のまま保持され、分周比制御信号PCTRもLレベルのままになる。
【0058】
その後、タイミングT503において、マスタカウンタ20のカウント値が“0”となり、マスタカウンタ20およびスワロカウンタ30においてそれぞれ初期値MおよびSがロードされる。そして、タイミングT504において、マスタカウンタ20およびスワロカウンタ30が、それぞれ初期値MおよびSからのカウントダウン動作を再開し、分周比制御信号PCTRがHレベルとなって、プリスケーラ10の分周比が“5”に切り換えられる。以上のタイミングT501〜T504までの動作を1周期として、所望の分周比Nで分周されたクロック信号CLKOUTが出力される。
【0059】
以上のような可変分周器では、マスタカウンタ20およびスワロカウンタ30の双方が、プリスケーラ10からの分周クロック信号PCLKの入力を直接的に受けて、これに同期してカウント動作を行う。このため、各カウンタへの分周クロック信号PCLKの入力状態の差に起因する誤動作が防止される。また、分周比制御信号PCTRが、スワロカウンタ30とプリスケーラ10との間に分周比制御回路等が設けられず、分周比制御信号PCTRが直接的に伝達される構成のため、プリスケーラ10によるクロック分周動作のタイミングに対して、スワロカウンタ30から供給される分周比制御信号PCTRに生じる遅延量が抑制される。このため、入力されるクロック信号CLKINが高速化された場合にも、プリスケーラ10における分周比の切り換え制御に誤動作が発生することが防止され、安定的な分周動作が実現される。
【0060】
さらに、スワロカウンタ30では、分周比制御信号PCTRをLレベルとしている間はカウント値が“0”のまま保持されるので、カウント動作が常時実行される構成(例えば、図9に示した従来の可変分周器)と比較して消費電力が低減される。
【0061】
また、同期式デジタル回路として構成されることにより、例えばハードウェア記述言語を用いたCAD(Computer Aided Design)による論理合成や自動レイアウトによる設計処理等を効率化することができる。また、静的タイミング検証によって最高動作周波数等に対する事前の性能検証を行うことが可能となることから、試作回数を大幅に削減し、開発費の削減や市場投入期間の短縮化等の効果が期待できる。
【0062】
ところで、上記の可変分周器では、入力されたクロック信号CLKINを任意の分周比Nで分周することが可能であるが、この分周比Nは、マスタカウンタ20およびスワロカウンタ30に設定する初期値MおよびSを用いて、上記の式(1)によって表された。しかし、式(1)は2次方程式であるので、この分周比Nを実現するために設定すべき初期値MおよびSは、一義的に求めることができない。従って、分周比Nに応じて初期値MおよびSの値をオペレータが設定する作業は手間がかかり、計算ミスによる誤作動を引き起こす原因ともなる。
【0063】
このような問題を解決する1つの方法として、分周比Nに対応する初期値MおよびSの値をテーブルにおいてあらかじめ設定しておくことが考えられる。しかし、この方法では、例えば設定テーブルを記憶しておくROM等の記憶素子が必要となる。あるいは、設定データをマイクロプロセッサを用いてソフトウェアにより発生させる必要がある。このため、回路資源を多大に使用してしまい、設置面積の増加や製造コストの上昇にもつながる。
【0064】
そこで、以下の第2の実施の形態では、分周比Nに応じた初期値MおよびSを、簡易な演算を行う単純な構成のデコード回路を用いて出力するようにした可変分周器について説明する。
【0065】
図6は、本発明の第2の実施の形態に係る可変分周器の構成例を示すブロック図である。なお、図6では、図1に対応するブロックについては同じ符号を付して示しており、それらの説明は省略する。
【0066】
図6に示す可変分周器は、図1で示した可変分周器に、初期値MおよびSを出力するデコード回路40を付加した構成を有している。このデコード回路40は、可変分周器全体での分周比Nが8ビットの2進データとして与えられると、この分周比Nに応じた初期値MおよびSをマスタカウンタ20およびスワロカウンタ30のそれぞれに出力する。
【0067】
ここで、式(1)を参照すると、初期値Mは分周比Nを4で除算したときの商であり、初期値Sはそのときの剰余であると考えられる。従って、分周比Nがあらかじめ与えられた場合に、初期値MおよびSは以下の式(2)および(3)で算出することができる。
【0068】
【数2】
M=int(N/4) ………(2)
S=N−(4*M) ………(3)
ただし、int(x)はxの整数部を示す。以下、このような演算を実行するデコード回路40の構成例について説明する。
【0069】
図7は、デコード回路40の内部構成を示す図である。
図7に示すように、デコード回路40は、分周比Nから(4*M)の値を減算する減算回路41を具備する。ここで、式(2)を参照すると、初期値Mは、入力される8ビットデータの分周比Nを下位側に2ビット分だけシフトした6ビットデータとして求められる。従って、デコード回路40からは、この6ビットデータが初期値Mとしてマスタカウンタ20に対して出力される。この値は、入力された8ビットデータの上位6ビット分の伝送線のみをマスタカウンタ20側に接続することで容易に実現される。
【0070】
また、減算回路41の一方の入力端子に入力すべき(4*M)の値は、6ビットデータの初期値Mの下位側にさらに“0”を2ビット分付加することで得られる。従って、入力された8ビットデータの上位ビット分の伝送線と、下位側2ビット分のための例えば一端を接地した伝送線とを、減算回路41の一方の入力端子に接続して、これらの入力値を分周比Nから減算させることにより、初期値Sが得られる。
【0071】
以上のデコード回路40を設けたことにより、分周比Nを指定することで、マスタカウンタ20およびスワロカウンタ30におけるカウント動作の初期値MおよびSが自動的に設定されるので、これらの設定ミスを防止して、正確な分周動作を実行させることが可能となる。また、デコード回路40は、必要な信号の伝送線の分岐と減算回路41とを具備する単純な構成で実現されるので、回路の設置面積や製造コストが小さくて済む。
【0072】
なお、以上の第2の実施の形態では、プリスケーラの分周比が“4”および“5”の場合について説明したが、プリスケーラの分周比が2n、および(2n+1)(ただし、nは1以上の整数)である場合にも適用することができる。この場合、デコード回路は、(n+2)ビット以上の2進データとして分周比Nの入力を受けて、分周比Nの上位から(n+1)ビット目以下の下位ビットの値を初期値Sとして出力する。そして、初期値Sの下位側にさらにnビット分だけ“0”を付加した値を分周比Nから減算した値を、初期値Mとして出力する。
【0073】
例えば、プリスケーラの分周比が“8”および“9”の場合、デコード回路では、入力された分周比Nの上位側から4ビット目以下の値が初期値Sとして設定される。また、この初期値Sの下位側にさらに3ビット分だけ“0”を付加した値を減算回路に入力し、この値を分周比Nから減算した値が初期値Mとして設定される。このように、プリスケーラの分周比が2n、および(2n+1)の場合にも、簡易な構成のデコード回路を用いて初期値MおよびSを自動設定することができる。
【0074】
【発明の効果】
以上説明したように、本発明の可変分周器では、第1および第2の計数手段がともに分周クロックに同期して計数を行い、分周比制御信号は第2の計数手段から分周手段へ直接的に伝送される構成としたことで、分周手段が受信する分周比制御信号に発生する遅延量が抑制される。従って、入力クロック信号が高速化された場合にも、安定的に動作させることが可能となる。
【0075】
また、本発明の分周制御方法では、マスタカウンタおよびスワロカウンタがともに分周クロックに同期して動作し、プリスケーラの分周比がスワロカウンタの計数値によって直接的に制御されるので、プリスケーラの分周比制御時に発生する遅延量が抑制される。従って、入力クロック信号が高速化された場合にも、安定的に動作させることが可能となる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態に係る可変分周器の全体構成を示すブロック図である。
【図2】プリスケーラの回路構成例を示す図である。
【図3】マスタカウンタの回路構成例を示す図である。
【図4】スワロカウンタの回路構成例を示す図である。
【図5】マスタカウンタおよびスワロカウンタにおける出力信号を示すタイムチャートである。
【図6】本発明の第2の実施の形態に係る可変分周器の構成例を示すブロック図である。
【図7】デコード回路の内部構成を示す図である。
【図8】従来のパルススワロ方式の可変分周器の第1の構成例を示す図である。
【図9】従来のパルススワロ方式の可変分周器の第2の構成例を示す図である。
【図10】従来の可変分周器における出力信号波形を示すタイムチャートである。
【符号の説明】
10……プリスケーラ、10a……クロック入力端子、10b……クロック出力端子、10c……分周比制御端子、10d……リセット端子、20……マスタカウンタ、20a……クロック入力端子、20b……クロック出力端子、20c……初期値入力端子、20d……キャリー出力端子、20e……リセット端子、30……スワロカウンタ、30a……クロック入力端子、30b……制御信号出力端子、30c……初期値入力端子、30d……ロード端子、30e……リセット端子
【発明の属する技術分野】
本発明は、入力された信号を任意の分周比で分周する可変分周器およびその分周制御方法に関し、特に、プリスケーラ、マスタカウンタおよびスワロカウンタを具備するパルススワロ方式の可変分周器およびその分周制御方法に関する。
【0002】
【従来の技術】
近年、高周波クロックを任意の分周比で分周するニーズがますます高まっている。特に、PLL(Phase Locked Loop)を用いたクロック合成のように、VCO(Voltage Controlled Oscillators)の出力クロックを任意の分周比でフィードバックして、基準クロックと位相比較する回路の需要が高まっており、この回路に使用される可変分周器に対して、高速化および低消費電力化が要求されている。
【0003】
このような可変分周器としては、前段の2係数を有するプリスケーラ(デュアルモデュラスプリスケーラ:DMPS)と、後段の中低速プログラマブル分周器との2段構成とされて、全体の分周比を1ステップ刻みに設定可能なパルススワロ方式といわれる可変分周器が、一般的に知られている。
【0004】
図8は、従来のパルススワロ方式の可変分周器の第1の構成例を示す図である。
従来の一般的なパルススワロ方式の可変分周器は、例えば図8に示すように、分周比を切り換え可能なプリスケーラ110と、6ビットの値をカウントダウンするマスタカウンタ120と、3ビットの値をカウントダウンするスワロカウンタ130と、スワロカウンタ130へのクロック入力を停止するためのクロック禁止回路140とを具備する。クロック禁止回路140は、2つのAND(論理積)ゲート141および142を具備する。
【0005】
プリスケーラ110による分周比は、分周比制御信号のレベルに応じて切り換えられる。プリスケーラ110は、例えば、図示しないVCOからのクロック信号に対して、分周比制御信号がLレベルのときに1/6分周、Hレベルのときに1/5分周を行う。
【0006】
マスタカウンタ120およびスワロカウンタ130は、それぞれ分周比を示すカウント初期値MおよびS(だだし、M、Sは1以上の整数で、M>S)からのカウントダウンを行う。マスタカウンタ120は、プリスケーラ110によって分周された信号の入力を受けて動作する。マスタカウンタ120からのキャリー信号は、マスタカウンタ120自身の初期値ロードタイミングを与えるとともに、スワロカウンタ130の初期値ロードタイミングを与える。一方、スワロカウンタ130からのキャリア信号は、分周比制御信号としてプリスケーラ110に入力される。また、マスタカウンタ120およびスワロカウンタ130からのキャリア信号は、ともにクロック禁止回路140にも供給される。
【0007】
クロック禁止回路140では、ANDゲート141の一方の入力端子に、スワロカウンタ130からのキャリー信号が、他方の入力端子にマスタカウンタ120からのキャリー信号を反転した信号が入力される。また、ANDゲート142の一方の入力端子には、ANDゲート141の出力信号を反転した信号が、他方の入力端子にはプリスケーラ110によって分周された信号がそれぞれ入力され、スワロカウンタ130は、ANDゲート142からの出力信号を受けて動作するようになっている。
【0008】
このような可変分周器では、入力されたクロック信号が、プリスケーラ110により、後段のマスタカウンタ120およびスワロカウンタ130が動作し得る周波数に分周される。また、マスタカウンタ120およびスワロカウンタ130は同時にカウント動作を開始し、スワロカウンタ130のカウント終了までの間、プリスケーラ110の分周比が“6”に設定される。
【0009】
この後、スワロカウンタ130のカウント動作が終了してキャリア信号が出力されると、プリスケーラ110の分周比が“5”に切り換えられるとともに、クロック禁止回路140により、スワロカウンタ130へのクロック供給が停止される。これにより、マスタカウンタ120のカウント動作が終了してキャリア信号が出力されるまでの間、プリスケーラ110への分周比制御信号がHレベルに保持される。
【0010】
そして、マスタカウンタ120からキャリー信号が出力されると、プリスケーラ110の分周比が切り換えられるとともに、スワロカウンタ130へのクロック供給が再開され、このとき、可変分周器によって分周されたクロック信号の1周期が終了する。
【0011】
しかし、このような構成の可変分周器では、スワロカウンタ130およびマスタカウンタ120からのキャリー信号の出力に同期して、それぞれスワロカウンタ130に対するクロック供給の禁止および禁止解除が行われる。このため、動作周波数が高速化するにつれ、マスタカウンタ120からのキャリー信号に生じる遅延が増大すると、スワロカウンタ130へ供給されるクロック信号のパルス幅が短くなり、分周比の切り換え動作が誤作動してしまう等の問題が生じる可能性があった。
【0012】
これに対し、プリスケーラから出力されたクロック信号をそのままマスタカウンタおよびスワロカウンタに入力させるとともに、各カウンタからのキャリー信号およびプリスケーラからのクロック信号に基づいて分周比制御信号を発生させる分周比制御回路を設けた可変分周器があった(例えば、特許文献1参照)。
【0013】
図9は、このような構成を有する従来のパルススワロ方式の可変分周器の第2の構成例を示す図である。なお、図9では、図8に対応するブロックに対しては同じ符号を付して示しており、これらについての説明は省略する。
【0014】
図9に示す可変分周器では、マスタカウンタ120およびスワロカウンタ130は、プリスケーラ110によって分周された信号の入力を直接受けて動作する。また、図8の場合と同様に、マスタカウンタ120からのキャリー信号は、マスタカウンタ120とともにスワロカウンタ130に対しても、初期値ロードタイミングを与える。
【0015】
分周比制御回路150において、D−FF(ディレイ−フリップフロップ)151はプリスケーラ110によって分周された信号に同期して動作する。ORゲート152および153には、スワロカウンタ130からのキャリー信号と、D−FF151の出力信号とがともに入力される。ANDゲート154および155の一方の入力端子には、マスタカウンタ120からのキャリー信号が入力され、他方の入力端子には、それぞれORゲート152および153の出力信号が入力される。また、ANDゲート154の出力信号はD−FF151のデータ入力端子に入力され、ANDゲート155の出力信号は、分周比制御信号としてプリスケーラ110に入力される。
【0016】
このような可変分周器では、マスタカウンタ120およびスワロカウンタ130で同時にカウントダウンが開始され、このとき、ANDゲート155の出力信号がLレベルとなって、プリスケーラ110の分周比が“6”に設定される。また、カウント開始後には、D−FF151のLレベルの出力信号がORゲート152にフィードバックされることにより、ANDゲート155の出力信号がLレベルに保持される。
【0017】
この後、スワロカウンタ130のキャリー信号が出力されると、ANDゲート155の出力信号がHレベルとなって、プリスケーラ110の分周比が“5”に変更される。さらに、マスタカウンタ120のキャリー信号が出力されるまでの間、D−FF151からのHレベルの出力信号のフィードバックにより、ANDゲート155の出力信号がHレベルに保持される。
【0018】
このような構成の可変分周器では、D−FF151において、スワロカウンタ130のキャリー信号がプリスケーラによって分周された信号にラッチされることにより、分周比制御信号が生成されるので、スワロカウンタ130を停止させる必要がなく、図8に示した可変分周器と比較して安定的に動作させることができる。
【0019】
【特許文献1】
特開平5−183429号公報(段落番号〔0015〕〜〔0017〕、第1図)
【0020】
【発明が解決しようとする課題】
しかし、上記の図9に示した可変分周器では、分周比制御回路150がスワロカウンタ130とプリスケーラ110との間に設けられることから、プリスケーラ110からの信号の出力タイミングに対して、プリスケーラ110に戻ってくる分周比制御信号に遅延が生じ、プリスケーラ110における分周比の切り換えタイミングに誤差が生じる可能性があることが問題となる。
【0021】
ここで、図10は、図9に示した可変分周器における出力信号波形を示すタイムチャートである。
図10では例として、プリスケーラ110における分周比が“2”の場合について示している。この図では、プリスケーラ110に入力されるクロック信号の立ち上がりタイミングに対して、2分周した出力クロック信号の立ち上がりタイミングに遅延が生じている。この遅延は、分周比制御回路150から戻される分周比制御信号に生じた遅延に起因するものである。
【0022】
ここで、プリスケーラ110からの出力信号の周期をTck、プリスケーラ110から信号が出力されてから分周比制御信号がプリスケーラ110に戻るまでの遅延時間をTpd、分周切り換えのためのセットアップ時間をTstとすると、Tck≧Tpd+Tstの関係を満たす必要がある。このことから、分周比制御信号の遅延時間Tpdが増大すると、プリスケーラ110の出力可能な周波数(1/Tck)が制限されてしまい、可変分周器全体の動作速度が制限されてしまう。従って、さらなる高速化のためには、分周比制御信号に生じる遅延時間Tpdを抑制する必要があり、部品コストの上昇を招く。
【0023】
また、図9に示した可変分周器は、スワロカウンタ130が常時カウント動作を行っているため、図8に示した可変分周器と比較して、消費電力が上昇してしまうことも問題であった。
【0024】
本発明はこのような課題に鑑みてなされたものであり、安定的な高速動作が可能となる可変分周器を提供することを目的とする。
また、本発明の他の目的は、可変分周器を安定的に高速動作させることが可能な分周制御方法を提供することである。
【0025】
【課題を解決するための手段】
本発明では上記課題を解決するために、入力された信号を任意の分周比で分周する可変分周器において、入力される分周比制御信号のレベルに応じて、入力クロック信号を異なる分周比で分周する分周手段と、前記分周手段により生成された分周クロック信号に対して第1の設定値分の計数を繰り返し行う第1の計数手段と、前記分周クロック信号に対して前記第1の設定値より小さい第2の設定値分の計数を繰り返し行って、前記第2の設定値分の計数が終了したとき、第1のレベルを有する分周比制御信号を前記分周手段へ供給し、前記第1の計数手段による前記第1の設定値分の計数が終了したとき、第2のレベルを有する前記分周比制御信号を前記分周手段に供給するとともに前記第2の設定値分の計数をリセットして再開する第2の計数手段とを有することを特徴とする可変分周器が提供される。
【0026】
このような可変分周器では、入力クロック信号が分周手段により異なる分周比で分周される。この分周手段の分周比は、第2の計数手段からの分周制御信号のレベルに応じて切り換えられる。また、第1の計数手段により、分周手段によって生成された分周クロックに対して第1の設定値分の計数が繰り返し行われる。さらに、第2の計数手段により、分周クロックに対して第1の設定値より小さい第2の設定値分の計数が繰り返し行われ、第2の設定値分の計数が終了したとき、第1のレベルの分周比制御信号が分周手段に出力され、第1の計数手段による第1の設定値分の計数が終了したとき、第2のレベルの分周比制御信号が分周手段に出力される。従って、第1および第2の計数手段はともに分周クロックに同期して計数を行い、分周比制御信号は第2の計数手段から分周手段へ直接的に伝送されるので、分周手段が受信する分周比制御信号に発生する遅延量が抑制される。
【0027】
また、本発明では、プリスケーラ、マスタカウンタおよびスワロカウンタを具備するパルススワロ方式の可変分周器において入力信号を任意の分周比で分周するための分周制御方法であって、入力クロック信号が前記プリスケーラによって分周されることにより生成された分周クロック信号に応じて第1の設定値分の計数を前記マスタカウンタに繰り返し実行させ、前記分周クロック信号に応じて前記第1の設定値より小さい第2の設定値分の計数を前記スワロカウンタに実行させ、前記スワロカウンタによる前記第2の設定値分の計数が終了したとき、前記プリスケーラの分周比を第1の値に切り換え、次に前記マスタカウンタによる前記第1の設定値分の計数が終了したとき、前記プリスケーラの分周比を第2の値に切り換えるとともに前記スワロカウンタによる前記第2の設定値分の計数をリセットして再開させることを特徴とする分周制御方法が提供される。
【0028】
このような分周制御方法では、マスタカウンタにおいて、プリスケーラによって分周されることにより生成された分周クロックに応じて第1の設定値分の計数が繰り返し行われ、スワロカウンタにおいて、分周クロックに応じて第1の設定値より小さい第2の設定値分の計数が行われる。また、スワロカウンタによる第2の設定値分の計数が終了したとき、プリスケーラの分周比が第1の値に切り換えられ、次にマスタカウンタによる第1の設定値分の計数が終了したときに、プリスケーラの分周比が第2の値に切り換えられるとともに、スワロカウンタによる第2の設定値分の計数がリセットされて再開される。従って、マスタカウンタおよびスワロカウンタはともに分周クロックに同期して動作し、プリスケーラの分周比はスワロカウンタの計数値によって直接的に制御されるので、プリスケーラの分周比制御時に発生する遅延量が抑制される。
【0029】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
図1は、本発明の第1の実施の形態に係る可変分周器の全体構成を示すブロック図である。
【0030】
図1に示す可変分周器は、入力されたクロック信号CLKINを任意の分周比で分周する装置であり、プリスケーラ10、マスタカウンタ20およびスワロカウンタ30とを具備するパルススワロ方式の可変分周器となっている。
【0031】
プリスケーラ10は、2つの分周比を設定可能な、いわゆるデュアルモデュラスプリスケーラであり、クロック入力端子10aに入力されたクロック信号CLKINを分周して、クロック出力端子10bから出力する。このプリスケーラ10の分周比は、分周比制御端子10cから入力される分周比制御信号PCTRのレベルに応じて切り換えられる。本実施の形態では、分周比制御信号PCTRがHレベルのとき分周比“5”、Lレベルのとき分周比“4”と設定される。
【0032】
マスタカウンタ20は、クロック入力端子20aにおいて、プリスケーラ10によって分周された分周クロック信号PLCKの入力を受け、この信号に同期してカウント動作を行って、クロック出力端子20bから最終的なクロック信号CLKOUTを出力する。本実施の形態では、初期値入力端子20cから6ビットの2進データとして与えられる初期値Mからのカウントダウン動作を行う。また、キャリー出力は、マスタカウンタ20およびスワロカウンタ30におけるカウント初期値のロードタイミングを与えるロード信号LOADとされて、キャリー出力端子20dからスワロカウンタ30に対して出力される。
【0033】
スワロカウンタ30は、クロック入力端子30aにおいて、プリスケーラ10からの分周クロック信号PLCKの入力を受け、この信号に同期してカウント動作を行う。そして、そのカウント値に応じた分周比制御信号PCTRを、制御信号出力端子30bからプリスケーラ10に出力する。本実施の形態では、初期値入力端子30cから2ビットの2進データとして与えられる初期値Sからのカウントダウン動作を行う。また、マスタカウンタ20からのロード信号LOADをロード端子30dにおいて受信し、これによりカウント初期値のロードタイミングが与えられる。
【0034】
なお、リセット信号RSTは、プリスケーラ10、マスタカウンタ20およびスワロカウンタ30の各リセット端子10d、20eおよび30eに入力され、このリセット信号RSTにより各部の動作がリセットされる。
【0035】
このような可変分周器において、本発明の特徴的な点は、マスタカウンタ20およびスワロカウンタ30が、ともにプリスケーラ10からの分周クロック信号PCLKに同期してカウント動作を行うとともに、スワロカウンタ30におけるカウント値に応じたレベルをとる分周比制御信号PCTRが、プリスケーラ10に対して直接的に供給されることである。
【0036】
このために、スワロカウンタ30は、以下のように動作する。まず、ロード信号LOADの受信に基づき、マスタカウンタ20のキャリー出力タイミングで初期値Sをロードして、カウントダウン動作を開始する。このとき、分周比制御信号PCTRはHレベルとされる。そして、カウント値が“0”となったときに、分周比制御信号PCTRがLレベルとされ、この後に再びロード信号LOADを受信すると、分周比制御信号PCTRがHレベルとされるとともに、初期値Mからのカウントダウン動作が再開される。
【0037】
このようなスワロカウンタ30の動作により、マスタカウンタ20における初期値M分のカウント期間のうち、スワロカウンタ30による初期値S分のカウント期間でプリスケーラ10の分周比が“5”とされ、残りの(M−S)分のカウント期間でプリスケーラ10の分周比が“4”とされる。従って、入力されたクロック信号CLKINを、初期値MおよびSに応じた任意の分周比Nで分周したクロック信号CLKOUTが出力される。分周比Nは、以下の式(1)によって表される。
【0038】
【数1】
N=(4*M)+S ………(1)
次に、各ブロックにおける具体的な回路構成例について説明する。
【0039】
図2は、プリスケーラ10の回路構成例を示す図である。
図2に示すように、プリスケーラ10は、3段のD−FF(ディレイ−フリップフロップ)11、12および13と、NOR(否定的論理和)ゲート14と、AND(論理積)ゲート15とを具備する。
【0040】
D−FF11、12および13は、それぞれ入力されるクロック信号CLKINに同期して動作し、D−FF11の出力信号はD−FF12のデータ入力端子に入力され、D−FF12の出力信号はD−FF13のデータ入力端子に入力される。また、D−FF11の出力信号は、クロック出力端子10bより分周クロック信号PCLKとして出力される。
【0041】
NORゲート14の一方の入力端子にはD−FF12からの出力信号が入力され、他方の入力端子にはANDゲート15からの出力信号が入力される。また、NORゲート14の出力信号は、D−FF11のデータ入力端子に入力される。ANDゲート15の一方の入力端子にはD−FF13からの出力信号が入力され、他方の入力端子には分周比制御端子10cからの分周比制御信号PCTRが入力される。
【0042】
このようなプリスケーラ10では、分周比制御信号PCTRがLレベルのとき、ANDゲート15によってD−FF13からの出力信号がマスクされ、D−FF11のデータ入力端子には、D−FF12からの出力信号がNORゲート14で反転されて入力される。従って、D−FF11の出力信号がクロック信号CLKINの2周期ごとに交互に反転するので、4分周された分周クロック信号PCLKが得られる。一方、分周比制御信号PCTRがHレベルのときは、ANDゲート15を介してD−FF13からの出力信号のフィードバックが加わることにより、D−FF11の出力信号のデューティ比が2:3となり、5分周された分周クロック信号PCLKが得られる。
【0043】
次に、図3は、マスタカウンタ20の回路構成例を示す図である。
図3に示すように、マスタカウンタ20は、D−FF21および22と、デコード回路23と、減算回路24と、セレクタ25とを具備する。
【0044】
D−FF21は、セレクタ25から出力された6ビットデータを、分周クロック信号PCLKでラッチして出力する。D−FF22は、デコード回路23から出力されたロード信号LOADを分周クロック信号PCLKでラッチし、N分周されたクロック信号CLKOUTとしてクロック出力端子20bを通じて出力する。
【0045】
デコード回路23は、D−FF21から出力された6ビットデータをデコードして、ロード信号LOADを出力する。具体的には、D−FF21からの出力値が“0”の場合はロード信号LOADをHレベルにし、それ以外の場合はロード信号LOADをLレベルにする。減算回路24は、D−FF21からの出力値を“1”だけ減算して出力する。セレクタ25は、デコード回路23からのロード信号LOADのレベルに応じて入力信号を選択して、D−FF21のデータ入力端子に出力する。具体的には、ロード信号LOADがHレベルの場合に、初期値入力端子20cから6ビットデータとして入力される初期値Mを選択して出力し、ロード信号LOADがLレベルの場合に、減算回路24の出力値を選択して出力する。
【0046】
このマスタカウンタ20では、D−FF21の出力値が減算回路24により“1”だけ減算されて、D−FF21のデータ入力端子に入力される。これにより、D−FF21の出力値が分周クロック信号PCLKに同期して順次カウントダウンされる。そして、D−FF21の出力値が“0”になったときにロード信号LOADがHレベルとなり、セレクタ25における選択信号が切り換えられて、初期値MがD−FF21にロードされる。このように、マスタカウンタ20は、初期値Mから“0”までのカウント動作を繰り返し行うダウンカウンタとして機能する。また、デコード回路23からのロード信号LOADは、キャリー出力端子20dからスワロカウンタ30に対して出力される。
【0047】
なお、以上の図2および図3に示した回路構成はあくまで一例であり、本発明では上記以外の一般的な回路構成を有するプリスケーラ10およびマスタカウンタ20を使用することが可能である。この場合、マスタカウンタ20からは、分周クロック信号PCLKのM周期分のカウント動作によるキャリー信号が、スワロカウンタ30のロード端子30dに対して出力されればよい。
【0048】
次に、図4は、スワロカウンタ30の回路構成例を示す図である。
図4に示すように、スワロカウンタ30は、D−FF31と、デコード回路32と、減算回路33と、セレクタ34および35とを具備する。
【0049】
D−FF31は、セレクタ35からの2ビットデータを、分周クロック信号PCLKでラッチして出力する。デコード回路32は、D−FF31からの出力値をデコードして、セレクタ34に対するイネーブル信号ENを出力する。具体的には、D−FF31からの出力値が“0”の場合はイネーブル信号ENをLレベルにし、それ以外の場合はイネーブル信号ENをHレベルにする。また、このイネーブル信号ENは、制御信号出力端子30bを通じて、分周比制御信号PCTRとしてプリスケーラ10に対して出力される。
【0050】
減算回路33は、D−FF31からの出力値を“1”だけ減算する。セレクタ34は、デコード回路32からのイネーブル信号ENのレベルに応じて入力信号を選択して、セレクタ35の一方の入力端子に出力する。具体的には、イネーブル信号ENがHレベルの場合に、減算回路33により減算された値を選択して出力し、イネーブル信号ENがLレベルの場合に、D−FF31から直接出力された値を選択して出力する。
【0051】
セレクタ35は、ロード端子30dからのロード信号LOADのレベルに応じて入力信号を選択して、D−FF31のデータ入力端子に出力する。具体的には、ロード信号LOADがHレベルの場合に、初期値入力端子30cから2ビットデータとして入力される初期値Sを選択して出力し、ロード信号LOADがLレベルの場合に、セレクタ34からの出力値を選択して出力する。
【0052】
このスワロカウンタ30は、ロード信号LOADおよびイネーブル信号ENの各レベルに応じて、3つの動作モードで動作する。まず、マスタカウンタ20からのロード信号LOADがHレベルのとき、カウント動作の初期値Sを設定する動作モードとなる。ロード信号LOADがHレベルとなるタイミングでは、初期値Sがセレクタ35で選択されてD−FF31にロードされる。
【0053】
これにより、D−FF31の出力値が初期値Sとなって、イネーブル信号ENがHレベルとなる。ロード信号LOADがLレベルになってからは、D−FF31の出力値が減算回路33により“1”だけ減算されて、セレクタ34および35を介してD−FF31のデータ入力端子に入力される。これにより、D−FF31の出力値が、初期値Sから分周クロック信号PCLKに同期して順次カウントダウンされ、ダウンカウンタとして動作する動作モードとなる。
【0054】
そして、D−FF31の出力値が“0”になると、イネーブル信号ENがLレベルとなってセレクタ34における選択信号が切り換えられ、D−FF31の出力値がそのままD−FF31に入力される。これにより、D−FF31から出力されるカウント値が“0”のまま保持される動作モードとなる。この後、ロード信号LOADがHレベルとなったタイミングで再び初期値Sがロードされ、イネーブル信号ENがHレベルとなって、カウントダウン動作が再開される。
【0055】
ここで、図5は、マスタカウンタ20およびスワロカウンタ30における出力信号を示すタイムチャートである。以下、この図5を用いて、可変分周器の動作について説明する。
【0056】
図5において、マスタカウンタ20のカウント値はD−FF21の出力値に対応し、スワロカウンタ30のカウント値はD−FF31の出力値に対応している。マスタカウンタ20のカウント値が“0”になるとロード信号LOADがHレベルとなり、これによりタイミングT501において、マスタカウンタ20およびスワロカウンタ30のカウントダウン動作がともに開始される。このとき、スワロカウンタ30では、イネーブル信号ENとともに分周比制御信号PCTRがHレベルとなって、プリスケーラ10の分周比が“5”に設定される。
【0057】
次に、タイミングT502において、スワロカウンタ30のカウント値が“0”になると、イネーブル信号ENとともに分周比制御信号PCTRがLレベルに変化し、プリスケーラ10の分周比が“4”に切り換えられる。この後、スワロカウンタ30のカウント値は“0”のまま保持され、分周比制御信号PCTRもLレベルのままになる。
【0058】
その後、タイミングT503において、マスタカウンタ20のカウント値が“0”となり、マスタカウンタ20およびスワロカウンタ30においてそれぞれ初期値MおよびSがロードされる。そして、タイミングT504において、マスタカウンタ20およびスワロカウンタ30が、それぞれ初期値MおよびSからのカウントダウン動作を再開し、分周比制御信号PCTRがHレベルとなって、プリスケーラ10の分周比が“5”に切り換えられる。以上のタイミングT501〜T504までの動作を1周期として、所望の分周比Nで分周されたクロック信号CLKOUTが出力される。
【0059】
以上のような可変分周器では、マスタカウンタ20およびスワロカウンタ30の双方が、プリスケーラ10からの分周クロック信号PCLKの入力を直接的に受けて、これに同期してカウント動作を行う。このため、各カウンタへの分周クロック信号PCLKの入力状態の差に起因する誤動作が防止される。また、分周比制御信号PCTRが、スワロカウンタ30とプリスケーラ10との間に分周比制御回路等が設けられず、分周比制御信号PCTRが直接的に伝達される構成のため、プリスケーラ10によるクロック分周動作のタイミングに対して、スワロカウンタ30から供給される分周比制御信号PCTRに生じる遅延量が抑制される。このため、入力されるクロック信号CLKINが高速化された場合にも、プリスケーラ10における分周比の切り換え制御に誤動作が発生することが防止され、安定的な分周動作が実現される。
【0060】
さらに、スワロカウンタ30では、分周比制御信号PCTRをLレベルとしている間はカウント値が“0”のまま保持されるので、カウント動作が常時実行される構成(例えば、図9に示した従来の可変分周器)と比較して消費電力が低減される。
【0061】
また、同期式デジタル回路として構成されることにより、例えばハードウェア記述言語を用いたCAD(Computer Aided Design)による論理合成や自動レイアウトによる設計処理等を効率化することができる。また、静的タイミング検証によって最高動作周波数等に対する事前の性能検証を行うことが可能となることから、試作回数を大幅に削減し、開発費の削減や市場投入期間の短縮化等の効果が期待できる。
【0062】
ところで、上記の可変分周器では、入力されたクロック信号CLKINを任意の分周比Nで分周することが可能であるが、この分周比Nは、マスタカウンタ20およびスワロカウンタ30に設定する初期値MおよびSを用いて、上記の式(1)によって表された。しかし、式(1)は2次方程式であるので、この分周比Nを実現するために設定すべき初期値MおよびSは、一義的に求めることができない。従って、分周比Nに応じて初期値MおよびSの値をオペレータが設定する作業は手間がかかり、計算ミスによる誤作動を引き起こす原因ともなる。
【0063】
このような問題を解決する1つの方法として、分周比Nに対応する初期値MおよびSの値をテーブルにおいてあらかじめ設定しておくことが考えられる。しかし、この方法では、例えば設定テーブルを記憶しておくROM等の記憶素子が必要となる。あるいは、設定データをマイクロプロセッサを用いてソフトウェアにより発生させる必要がある。このため、回路資源を多大に使用してしまい、設置面積の増加や製造コストの上昇にもつながる。
【0064】
そこで、以下の第2の実施の形態では、分周比Nに応じた初期値MおよびSを、簡易な演算を行う単純な構成のデコード回路を用いて出力するようにした可変分周器について説明する。
【0065】
図6は、本発明の第2の実施の形態に係る可変分周器の構成例を示すブロック図である。なお、図6では、図1に対応するブロックについては同じ符号を付して示しており、それらの説明は省略する。
【0066】
図6に示す可変分周器は、図1で示した可変分周器に、初期値MおよびSを出力するデコード回路40を付加した構成を有している。このデコード回路40は、可変分周器全体での分周比Nが8ビットの2進データとして与えられると、この分周比Nに応じた初期値MおよびSをマスタカウンタ20およびスワロカウンタ30のそれぞれに出力する。
【0067】
ここで、式(1)を参照すると、初期値Mは分周比Nを4で除算したときの商であり、初期値Sはそのときの剰余であると考えられる。従って、分周比Nがあらかじめ与えられた場合に、初期値MおよびSは以下の式(2)および(3)で算出することができる。
【0068】
【数2】
M=int(N/4) ………(2)
S=N−(4*M) ………(3)
ただし、int(x)はxの整数部を示す。以下、このような演算を実行するデコード回路40の構成例について説明する。
【0069】
図7は、デコード回路40の内部構成を示す図である。
図7に示すように、デコード回路40は、分周比Nから(4*M)の値を減算する減算回路41を具備する。ここで、式(2)を参照すると、初期値Mは、入力される8ビットデータの分周比Nを下位側に2ビット分だけシフトした6ビットデータとして求められる。従って、デコード回路40からは、この6ビットデータが初期値Mとしてマスタカウンタ20に対して出力される。この値は、入力された8ビットデータの上位6ビット分の伝送線のみをマスタカウンタ20側に接続することで容易に実現される。
【0070】
また、減算回路41の一方の入力端子に入力すべき(4*M)の値は、6ビットデータの初期値Mの下位側にさらに“0”を2ビット分付加することで得られる。従って、入力された8ビットデータの上位ビット分の伝送線と、下位側2ビット分のための例えば一端を接地した伝送線とを、減算回路41の一方の入力端子に接続して、これらの入力値を分周比Nから減算させることにより、初期値Sが得られる。
【0071】
以上のデコード回路40を設けたことにより、分周比Nを指定することで、マスタカウンタ20およびスワロカウンタ30におけるカウント動作の初期値MおよびSが自動的に設定されるので、これらの設定ミスを防止して、正確な分周動作を実行させることが可能となる。また、デコード回路40は、必要な信号の伝送線の分岐と減算回路41とを具備する単純な構成で実現されるので、回路の設置面積や製造コストが小さくて済む。
【0072】
なお、以上の第2の実施の形態では、プリスケーラの分周比が“4”および“5”の場合について説明したが、プリスケーラの分周比が2n、および(2n+1)(ただし、nは1以上の整数)である場合にも適用することができる。この場合、デコード回路は、(n+2)ビット以上の2進データとして分周比Nの入力を受けて、分周比Nの上位から(n+1)ビット目以下の下位ビットの値を初期値Sとして出力する。そして、初期値Sの下位側にさらにnビット分だけ“0”を付加した値を分周比Nから減算した値を、初期値Mとして出力する。
【0073】
例えば、プリスケーラの分周比が“8”および“9”の場合、デコード回路では、入力された分周比Nの上位側から4ビット目以下の値が初期値Sとして設定される。また、この初期値Sの下位側にさらに3ビット分だけ“0”を付加した値を減算回路に入力し、この値を分周比Nから減算した値が初期値Mとして設定される。このように、プリスケーラの分周比が2n、および(2n+1)の場合にも、簡易な構成のデコード回路を用いて初期値MおよびSを自動設定することができる。
【0074】
【発明の効果】
以上説明したように、本発明の可変分周器では、第1および第2の計数手段がともに分周クロックに同期して計数を行い、分周比制御信号は第2の計数手段から分周手段へ直接的に伝送される構成としたことで、分周手段が受信する分周比制御信号に発生する遅延量が抑制される。従って、入力クロック信号が高速化された場合にも、安定的に動作させることが可能となる。
【0075】
また、本発明の分周制御方法では、マスタカウンタおよびスワロカウンタがともに分周クロックに同期して動作し、プリスケーラの分周比がスワロカウンタの計数値によって直接的に制御されるので、プリスケーラの分周比制御時に発生する遅延量が抑制される。従って、入力クロック信号が高速化された場合にも、安定的に動作させることが可能となる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態に係る可変分周器の全体構成を示すブロック図である。
【図2】プリスケーラの回路構成例を示す図である。
【図3】マスタカウンタの回路構成例を示す図である。
【図4】スワロカウンタの回路構成例を示す図である。
【図5】マスタカウンタおよびスワロカウンタにおける出力信号を示すタイムチャートである。
【図6】本発明の第2の実施の形態に係る可変分周器の構成例を示すブロック図である。
【図7】デコード回路の内部構成を示す図である。
【図8】従来のパルススワロ方式の可変分周器の第1の構成例を示す図である。
【図9】従来のパルススワロ方式の可変分周器の第2の構成例を示す図である。
【図10】従来の可変分周器における出力信号波形を示すタイムチャートである。
【符号の説明】
10……プリスケーラ、10a……クロック入力端子、10b……クロック出力端子、10c……分周比制御端子、10d……リセット端子、20……マスタカウンタ、20a……クロック入力端子、20b……クロック出力端子、20c……初期値入力端子、20d……キャリー出力端子、20e……リセット端子、30……スワロカウンタ、30a……クロック入力端子、30b……制御信号出力端子、30c……初期値入力端子、30d……ロード端子、30e……リセット端子
Claims (6)
- 入力された信号を任意の分周比で分周する可変分周器において、
入力される分周比制御信号のレベルに応じて、入力クロック信号を異なる分周比で分周する分周手段と、
前記分周手段により生成された分周クロック信号に対して第1の設定値分の計数を繰り返し行う第1の計数手段と、
前記分周クロック信号に対して前記第1の設定値より小さい第2の設定値分の計数を繰り返し行って、前記第2の設定値分の計数が終了したとき、第1のレベルを有する分周比制御信号を前記分周手段へ供給し、前記第1の計数手段による前記第1の設定値分の計数が終了したとき、第2のレベルを有する前記分周比制御信号を前記分周手段に供給するとともに前記第2の設定値分の計数をリセットして再開する第2の計数手段と、
を有することを特徴とする可変分周器。 - 前記第2の計数手段は、
入力データ端子に入力された計数値を前記分周クロック信号に応じてラッチして出力するラッチ手段と、
前記ラッチ手段から出力された計数値を1だけ減算して前記入力データ端子に供給する減算手段と、
を含み、前記ラッチ手段から出力された計数値が0のとき前記分周比制御信号を前記第1のレベルとすることを特徴とする請求項1記載の可変分周器。 - 前記減算手段と、前記ラッチ手段の前記入力データ端子との間に、
前記ラッチ手段から出力された計数値が0以外のとき、前記減算手段からの出力値を出力し、前記計数値が0のとき、前記計数値をそのまま出力する第1の出力選択手段と、
前記第1の計数手段が前記第1の設定値分の計数を終了したとき、前記第2の設定値を前記入力データ端子に出力し、前記第1の設定値分の計数終了時以外では、前記第1の出力選択手段の出力値を前記入力データ端子に出力する第2の出力選択手段と、
がさらに設けられたことを特徴とする請求項2記載の可変分周器。 - 前記分周手段における分周比が2n、および(2n+1)(ただし、nは1以上の整数)である場合に、
前記可変分周器における前記入力クロック信号に対する最終的な分周比N(ただし、Nは1以上の整数)を示す信号を受けて、N/2nの整数部Mを前記第2の設定値として出力し、(N−(2n*M))を前記第1の設定値として出力する計数値設定手段をさらに有することを特徴とする請求項1記載の可変分周器。 - 前記計数値設定手段は、(n+2)ビット以上の2進データとして前記分周比Nの入力を受けて、前記分周比Nの上位から(n+1)ビット目以下の下位ビットの値を前記第2の設定値として出力し、前記第2の設定値の下位側にさらにnビット分だけ0を付加した値を前記分周比Nから減算した値を前記第1の設定値として出力することを特徴とする請求項4記載の可変分周器。
- プリスケーラ、マスタカウンタおよびスワロカウンタを具備するパルススワロ方式の可変分周器において入力信号を任意の分周比で分周するための分周制御方法であって、
入力クロック信号が前記プリスケーラによって分周されることにより生成された分周クロック信号に応じて第1の設定値分の計数を前記マスタカウンタに繰り返し実行させ、
前記分周クロック信号に応じて前記第1の設定値より小さい第2の設定値分の計数を前記スワロカウンタに実行させ、
前記スワロカウンタによる前記第2の設定値分の計数が終了したとき、前記プリスケーラの分周比を第1の値に切り換え、次に前記マスタカウンタによる前記第1の設定値分の計数が終了したとき、前記プリスケーラの分周比を第2の値に切り換えるとともに前記スワロカウンタによる前記第2の設定値分の計数をリセットして再開させる、
ことを特徴とする分周制御方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003119298A JP2004328300A (ja) | 2003-04-24 | 2003-04-24 | 可変分周器および分周制御方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003119298A JP2004328300A (ja) | 2003-04-24 | 2003-04-24 | 可変分周器および分周制御方法 |
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Publication Number | Publication Date |
---|---|
JP2004328300A true JP2004328300A (ja) | 2004-11-18 |
Family
ID=33498555
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003119298A Pending JP2004328300A (ja) | 2003-04-24 | 2003-04-24 | 可変分周器および分周制御方法 |
Country Status (1)
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---|---|
JP (1) | JP2004328300A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109167597A (zh) * | 2018-09-10 | 2019-01-08 | 佛山科学技术学院 | 一种分频电路、分频装置及电子设备 |
-
2003
- 2003-04-24 JP JP2003119298A patent/JP2004328300A/ja active Pending
Cited By (2)
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