SE445868B - Anordning for neddelning av en klockfrekvens - Google Patents

Description

10 15 20 25 30 8406514-8 l-'tiRz-:DRAGEN UTFÜRINGSFORM F ig. 1 visar ett blocksohema, där tre register 1, 2 och 3, vart och ett med sitt registerinnehall, är anslutna till en neddelningsenhet 4. Vidare är till nämnda neddelningsenhet 4 ansluten en dators internklocka med en klockpulsfrekvens Cl, som skall neddelas i ett förhallande A/B, där kvoten mellan B och A utgörs av heltalet C och rasttalet D. Med denna klockpuls, vars halvpulser är lika långa, stegas en första räknare 5 fram ett steg för varje halvpuls. Räkneläget hos räknaren 5 jämförs med registerinnehallet C i det första registret l i en första jämförelsekrets 7. Vid likhet mellan nämnda räkneläge och nämnda registerinnehàll C avger jämförelsekretsen 7 en signal, som omställer en bistabil vippa 10, fran vars utgång den neddalade klockpulsen avges. Vidare nollställer nämnda signal räknaren 5. I ett första utförande stegar nämnda signal även en andra räknare 9. I ett andra utförande stegas räknaren 9 av halvpulserna pà utgången hos den bistabila vippen 10, vilket visas med den streokade linjen i fig. l.

Den andra räknarens 9 räkneläge jämförs i en andra jämförelsekrets 12 med registerinnehallet (A - D) i det andra registret 2. Vid likhet mellan nämnda räkneläge och registerinnehàllet (A - D) avger jämförelsekretsen 12 en signal, som dels nollställer räknaren 9, dels omställer tva omkopplare 8, 11. I sitt omställda läge inkopplar den första omkopplaren 8 en adderingskrets 6, som adderar en etta till registerinnehallet C i det första registret 1. I ett annat utförande, ej visat i fig. 1, kan adderingskretsen 6 styras pa sådant sätt, att nämnda etta även kan subtraheras fràn registrets l innehåll C. Den andra omkopplaren ll ínkopplar i sitt omställda läge det tredje registret 3 i stället för registret 2 sa att det tredje registrets 3 innehåll D jämförs med räkneläget hos den andra räknaren 9. Vid likhet återställa de bada omkopplarna 8, ll och ovan beskrivna förlopp upprepas. Härigenom erhålls ett pulstag, som innehåller dels lika manga halva pulser som registerinnehället (A - D) i det andra registret 2.

Pulslängden är härvid så många gånger längre än klockpulsfrekvensens Cl pulslängd som register-innehållet C i det första registret l. Dels innehåller pulstàget lika manga halva pulser som registerinnehallet D i det tredje registret 3. Pulslängden är härvid sa manga gånger längre än klockpulsfrekvensens Cl pulslängd som det första registrets 1 registerinnehall plus ett (C + l). 10 15 20 25 30 8406314-8 I fig. 2 visas en neddelning av klockpulsfrekvensen Cl till 8/17 av Cl. Kvoten mellan 17 och 8 ger heltalet 2 och resttalet 1. Registret 1 är da laddat med talet 2, registret 2 laddat med talet (8 - 1) = 7 och registret 3 laddat med talet 1. Cykliskt genereras 7 halva pulser med en pulslëngd av 2 klockpulser och 1 halv puls med en puislängd av 3 klockpulser. Den avvikelse i pulslångd, som härvid erhålles är i vissa applikationer acceptabel. En sadan applikation redovisas härnedan i anslutning till fig. 3.

Till en dator 13 med en klockpulsfrekvens pa 4 MHz är anslutna ett antal inorgan, som lämnar data synkront med en pulsfrekvens pa 64 KHz. Deras frekvensnoggrannhet är bättre än plus/minus 0,5 96. I datorn bearbetas dessa data och mellanlagras i ett buffertminne 14, fran vilket data utmatas till ett antal till datorn anslutna utorgan, som arbetar synkront pa samma villkor som nämnda inorgan. Det är väsentligt för kommunikationen med utorganen, att transmissionshastigheten är sadan, att nämnda buffertminne varken överfylls eller töms. Härför är anordnat sa att en förste signal avges, när buffertminnets fyllnadsgrad natt ett pa förhand bestämt undre värde, och att en andra signal avges, när fyllnadsgraden natt ett övre värde. Nämnda signaler styr den hastighet med vilken data utlevereras fran buffertminnet pa följande sätt. När buffertminnet natt den undre fyllnadsgraden avges ovan nämnda första signal.

Härvid laddas det första registret 1 med talet 62, som är heltalet i kvoten mellan 64 KHz och 4 MHz. Det andra registret 2 laddas med talet l och det tredje registret 3 med talet 4. Härigenom erhalls en neddeiad Klockfrekvens pa 63,694 KHz (64 KHz minus 0,48 %). Denna klockfrekvens styr utmatningen fran buffertminnet till dess den övre fyllnadsgraden nas. Den härvid avgivna andra signalen åstadkommer ett byte av registerinnehallen, sa att det andra registret 2 laddas med talet 4 och det tredje registret 3 med talet 1. Härigenom ökar den neddelade pulsfrekvensen till 64,309 KHz (64 KHz plus 0,48%). Proceduren upprepas när buffertminnet tömts till den undre fyllnadsgraden. Den avvikelse 0,5 fran medelpulslängden 62,5 är per puls 0,8 %. Den totala avvikelsen är 4 x 0,8 = 3,2 %.

Claims (3)

1. 8406314-8 PATENTKRAV 1 Anordning för neddelning av en klockfrekvens Cl i ett förhållande A/B där kvoten mellan B och A utgör ett heltal C och en rest D och där en begränsad avvikelse i den neddelade frekvensens pulslängd är tillåten, varvid en klockpuls Cl innefattar tva lika långa halvpulser, k ä n n e t e c k n a d av att anordningen omfattar dels ett första register (1) för inskrivning av talet C, ett andra register (2) för inskrivning av talet A-D, ett tredje register (3) för inskrivning av talet D samt ett neddelningsorgan (4) som innehåller en första jëmförelsekrets (7) som erhåller dels registerinnehallet i det första registret (1) dels innehållet i en första räknare (5) som framstegas ett steg för varje halvpuls av klockfrekvensen Cl till dess den natt nämnda registers (l) värde, varvid jämförelsekretsen (7) avger en signal som dels omställer en utgangsvippa (10), dels nollställer räknaren (5), varvid en signal alstras som framstegar en andra räknare (9) och att neddelningsorganetü) innehåller en andra jämförelse- krets (12) som erhåller dels den andra räknarens (9) räkneläge dels nämnda andra registers (2) innehåll och vid likhet den andra jämförelsekretsen (12) avger en signal som dels nollställer den andra räknarens första omkopplare (E) som i sitt omställda läge adderar talet ett till det första registrets (1) registerinnehàll innan anslutning till den första jämförelsekretsen (7) sker och dels omställer en andra omkopplare (11) som i sitt omkopplade läge ansluter nämnda tredje register (3) i stället för det andra registret (2) till den andra jämförelsekretsen.
2. 2 Anordning enligt patentkrav 1, k ä n n e t e c k n a d av att den till ingången hos nämnda andra räknare (9) alstrade signalen utgörs av nämnda signal från nämnda första jëmförelsskrets (7), varvid den andra räknaren framstegas ett steg för varje signal fran jämförelsekretsen (7).
3. 3 Anordning enligt patentkrav 1, k ä n n e t e c k n a d av att den till ingången hos nämnda andra räknare (9) alstrade signalen utgörs av utgångs- signalen från nämnda utgångsvippe (10), varvid den andra räknaren (9) fram- stegas ett steg för varje halvpuls av den fran utgängsvippan (10) avgivna pulsfrekvensen.