CN110764439B - 伺服驱动脉冲输出分频器及其使用方法 - Google Patents

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Abstract

本发明涉及由计数链组成的脉冲计数器或分频器领域，具体为一种伺服驱动脉冲输出分频器及其使用方法。一种伺服驱动脉冲输出分频器，包括伺服电机(11)和上位机(12)，其特征是：还包括设置模块(1)、商累加器(2)、余数累加器(3)、商控制逻辑器(4)和余数控制逻辑器(5)，商累加器(2)通过信号线连接商控制逻辑器(4)，余数累加器(3)通过信号线连接余数控制逻辑器(5)，商控制逻辑器(4)和余数控制逻辑器(5)都通过信号线连接上位机(12)。一种伺服驱动脉冲输出分频器的使用方法，其特征是：按如下所述依次实施：①累加；②判断。本发明结构简单，使用方便，信号稳定，适用范围广。

Description

伺服驱动脉冲输出分频器及其使用方法
技术领域
本发明涉及由计数链组成的脉冲计数器或分频器领域，具体为一种伺服驱动脉冲输出分频器及其使用方法。
背景技术
在伺服驱动系统中，上位机需要监控伺服电机的运行状态，通常以正交脉冲的形式通过分频输出反馈伺服电机编码器信息，正交脉冲的个数代表位置信息，正交脉冲的速率代表速度信息，正交脉冲的形式代表方向信息。因工艺控制的要求，电机速度时刻变化且方向频繁切换，分频输出须实时反应电机状态变化且脉冲个数不能丢失。常规分频输出低速时有信号脉冲宽度不均匀及周期性突变的问题，很难与上位机匹配而造成丢失脉冲、信息不完整等现象。
发明内容
为了克服现有技术的缺陷，提供一种结构简单，使用方便，信号稳定，适用范围广的分频器，本发明公开了一种伺服驱动脉冲输出分频器及其使用方法。
本发明通过如下技术方案达到发明目的：
一种伺服驱动脉冲输出分频器，包括伺服电机和上位机，其特征是：还包括设置模块、商累加器、余数累加器、商控制逻辑器和余数控制逻辑器，
伺服电机通过信号线连接设置模块，所述信号线将伺服电机的旋转位置值M和旋转方向值Dir输入设置模块，设置模块用于设置并输出分频输出系数a和分频输出系数b，其中a为分频输出分子，b为分频输出分母，设置模块通过信号线分别连接商累加器和余数累加器，商累加器通过信号线连接商控制逻辑器，余数累加器通过信号线连接余数控制逻辑器，商控制逻辑器和余数控制逻辑器通过信号线互相连接，商控制逻辑器和余数控制逻辑器都通过信号线连接上位机。
所述的伺服驱动脉冲输出分频器，其特征是：连接伺服电机和设置模块之间的信号线选用MCU与FPGA的并行通讯口；
设置模块设于伺服驱动器的MCU中，开放给用户设置输出分频输出系数a（即分频输出分子）和分频输出系数b（即分频输出分母），a和b的值根据分频输出精度进行合理选择，最大值一般为伺服电机编码器的最大分辩率；
商累加器、余数累加器、商控制逻辑器和余数控制逻辑器设于伺服驱动器的FPGA中，以充分利用FPGA的并行运算特性，实现高速脉冲输出。
所述的伺服驱动脉冲输出分频器的使用方法，其特征是：按如下所述依次实施：
① 累加：伺服电机的编码器在周期T内将伺服电机的旋转位置值M和旋转方向值Dir通过信号线输入设置模块，设置模块计算出商Q和余数R并分别输送至商累加器和余数累加器，商累加器根据高速时钟同步累加商Q，余数累加器根据高速时钟同步累加余数R，商Q和余数R的更新周期都为T；
② 判断：余数控制逻辑器判断余数累加器是否大于或等于b，若b满足上述条件，则余数累加器减去b后向商累加器(2)输出+1；随后商控制逻辑器(4)判断商累加器是否大于或等于T，若T满足上述条件，则商累加器减去T，同时向上位机输出一个脉冲。
本发明根据设置模块的分频输出系数a和b设置，根据周期T内伺服电机的编码器信号M，得到脉冲输出所需余数R及商Q的累加值AccR、AccQ，由余数控制逻辑器和商控制逻辑器实现任意整数和小数的分频或倍频输出，即：余数控制逻辑器将AccR与分频输出系数b比较判断，输出+1送给商控制逻辑器，同时商控制逻辑器将AccQ与周期时间T比较判断，生成正交脉冲的边沿信息，进而实现分频脉冲输出。
本发明克服了常规分频输出低速时信号脉冲宽度不均匀及周期性突变的问题，输出信号更平滑、稳定。本发明输出的信号脉冲宽度随速度变化，脉冲形式随伺服电机方向变化，可通过设定累加值位宽调整速度精度，正反向切换平滑且不会丢失脉冲；输出脉冲真实反映了伺服电机换向情况，在伺服驱动器中的应用，为上位机有效监控伺服驱动系统运行状态提供了可靠保障。本发明易于在伺服驱动器中实现，可适用于包括增量式/绝对式光电编码器，旋转变压器，磁电编码器等，解决了常规分频输出低速时的问题，实时反馈伺服电机的运行状态。本发明解决了常规分频输出低速时有信号脉冲宽度不均匀及周期性突变的问题，可任意设置分倍频系数，输出脉冲平滑、稳定，与上位机匹配度好。
本发明的有益效果是：结构简单，使用方便，信号稳定，适用范围广。
附图说明
图1是本发明的结构示意图；
图2是本发明使用时的流程图。
具体实施方式
以下通过具体实施例进一步说明本发明。
实施例1
一种伺服驱动脉冲输出分频器，包括伺服电机11、上位机12、设置模块1、商累加器2、余数累加器3、商控制逻辑器4和余数控制逻辑器5，如图1所示，具体结构是：
伺服电机11通过信号线连接设置模块1，所述信号线将伺服电机11的旋转位置值M和旋转方向值Dir输入设置模块1，设置模块1用于设置并输出分频输出系数a和分频输出系数b，其中a为分频输出分子，b为分频输出分母，设置模块1通过信号线分别连接商累加器2和余数累加器3，商累加器2通过信号线连接商控制逻辑器4，余数累加器3通过信号线连接余数控制逻辑器5，商控制逻辑器4和余数控制逻辑器5通过信号线互相连接，商控制逻辑器4和余数控制逻辑器5都通过信号线连接上位机12。
本实施例中：连接伺服电机11和设置模块1之间的信号线选用MCU与FPGA的并行通讯口；
设置模块1设于伺服驱动器的MCU中，开放给用户设置输出分频输出系数a（即分频输出分子）和分频输出系数b（即分频输出分母），a和b的值根据分频输出精度进行合理选择，最大值一般为伺服电机11编码器的最大分辩率；
商累加器2、余数累加器3、商控制逻辑器4和余数控制逻辑器5设于伺服驱动器的FPGA中，以充分利用FPGA的并行运算特性，实现高速脉冲输出。
本实施例使用时，如图2所示，按如下所述依次实施：
① 累加：伺服电机11的编码器在周期T内将伺服电机11的旋转位置值M和旋转方向值Dir通过信号线输入设置模块1，设置模块1计算出商Q和余数R并分别输送至商累加器2和余数累加器3，商累加器2根据高速时钟同步累加商Q，余数累加器3根据高速时钟同步累加余数R，商Q和余数R的更新周期都为T；
② 判断：余数控制逻辑器5判断余数累加器3是否大于或等于b，若b满足上述条件，则余数累加器3减去b后向商累加器2输出+1；随后商控制逻辑器4判断商累加器2是否大于或等于T，若T满足上述条件，则商累加器2减去T，同时向上位机12输出一个脉冲。
本实施例根据设置模块1的分频输出系数a和b设置，根据周期T内伺服电机11的编码器信号M，得到脉冲输出所需余数R及商Q的累加值AccR、AccQ，由余数控制逻辑器4和商控制逻辑器5实现任意整数和小数的分频或倍频输出，即：余数控制逻辑器4将AccR与分频输出系数b比较判断，输出+1送给商控制逻辑器5，同时商控制逻辑器5将AccQ与周期时间T比较判断，生成正交脉冲的边沿信息，进而实现分频脉冲输出。

Claims (1)

1.一种伺服驱动脉冲输出分频器的使用方法，所述的伺服驱动脉冲输出分频器包括伺服电机(11)、上位机(12)、设置模块(1)、商累加器(2)、余数累加器(3)、商控制逻辑器(4)和余数控制逻辑器(5)，
伺服电机(11)通过信号线连接设置模块(1)，所述信号线将伺服电机(11)的旋转位置值M和旋转方向值Dir输入设置模块(1)，设置模块(1)用于设置并输出分频输出系数a和分频输出系数b，其中a为分频输出分子，b为分频输出分母，设置模块(1)通过信号线分别连接商累加器(2)和余数累加器(3)，商累加器(2)通过信号线连接商控制逻辑器(4)，余数累加器(3)通过信号线连接余数控制逻辑器(5)，商控制逻辑器(4)和余数控制逻辑器(5)通过信号线互相连接，商控制逻辑器(4)和余数控制逻辑器(5)都通过信号线连接上位机(12)；
连接伺服电机(11)和设置模块(1)之间的信号线选用MCU与FPGA的并行通讯口；
设置模块(1)设于伺服驱动器的MCU中；
商累加器(2)、余数累加器(3)、商控制逻辑器(4)和余数控制逻辑器(5)设于伺服驱动器的FPGA中；
其特征是：按如下所述依次实施：
①累加：伺服电机(11)的编码器在周期T内将伺服电机(11)的旋转位置值M和旋转方向值Dir通过信号线输入设置模块(1)，设置模块(1)计算出商Q和余数R并分别输送至商累加器(2)和余数累加器(3)，商累加器(2)根据高速时钟同步累加商Q，余数累加器(3)根据高速时钟同步累加余数R，商Q和余数R的更新周期都为T；
②判断：余数控制逻辑器(5)判断余数累加器(3)是否大于或等于b，若b满足上述条件，则余数累加器(3)减去b后向商累加器(2)输出+1；随后商控制逻辑器(4)判断商累加器(2)是否大于或等于T，若T满足上述条件，则商累加器(2)减去T，同时向上位机(12)输出一个脉冲。
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