CN200959128Y - 增量式编码器通用计数装置 - Google Patents
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Abstract
一种增量式编码器通用计数装置,以可编程逻辑器件为核心,分别与数据存储、数据输入、数据输出和脉冲信号输入四部分连接组成;A、数据存储连接是非易失性数据存储器、地址锁存器、单片机和可编程逻辑器件之间均为双向连接;B、数据输入连接是数据锁存器(圈数)、数据锁存器(单圈脉冲数)、圈数清零开关、16位拨码开关与可编程逻辑器件输入式单向连接;C、数据输出连接是数据收发器(圈数)、数据收发器(单圈脉冲数)、数据驱动器(圈数)、数据驱动器(单圈脉冲数)与可编程逻辑器件输出式单向连接;D、脉冲信号输入连接是输入脉冲信号选择开关、光电耦合器I、光电耦合器II、长线驱动接收器与可编程逻辑器件输入式单向连接。
Description
技术领域
本实用新型涉及一种对增量式编码器进行计数的通用计数装置。
背景技术
目前,增量式编码器已成为工业自动化、自动控制、位置检测等领域最常用的传感器之一。按照输出方式主要可分为电压输出型、长线驱动输出型等。电压输出型增量式编码器的输出信号由A相脉冲、B相脉冲、Z相零位脉冲组成,长线驱动输出型增量式编码器的输出信号则由A/
A相脉冲、B/
B相脉冲、Z/
Z相零位脉冲组成。如按单圈输出的脉冲数来划分,常用的增量式编码器则可有几个到几万个输出脉冲。
现在,对增量式编码器的计数都是技术人员在实际工作中,针对某种具体的型号进行设计,不具备通用性,即对这种型号增量式编码器的计数装置不能对另一种型号进行计数。因此,能对不同类型增量式编码器进行计数的通用计数装置将极大方便增量式编码器的使用。
发明内容
本实用新型的目的是提供一种通用计数装置,能对不同类型的增量式编码器进行计数,并输出其转动的圈数和单圈脉冲数,同时将该数据进行实时保存,确保在断电状态下数据不丢失,且在下一次上电时能正确输出保存的数据。
本实用新型所采用的技术方案是:增量式编码器通用计数装置,以可编程逻辑器件(FPGA/CPLD)为核心,分别与数据存储、数据输入、数据输出和脉冲信号输入四部分连接组成;
A、所述的数据存储连接是非易失性数据存储器、地址锁存器、单片机和可编程逻辑器件之间均为双向连接;
B、所述的数据输入连接是数据锁存器(圈数)、数据锁存器(单圈脉冲数)、圈数清零开关、16位拨码开关与可编程逻辑器件输入式单向连接;
C、所述的数据输出连接是数据收发器(圈数)、数据收发器(单圈脉冲数)、数据驱动器(圈数)、数据驱动器(单圈脉冲数)与可编程逻辑器件输出式单向连接;
D、所述的脉冲信号输入连接是输入脉冲信号选择开关、光电耦合器I、光电耦合器II、长线驱动接收器与可编程逻辑器件输入式单向连接。
利用输入脉冲信号选择开关、光电耦合器I、光电耦合器II、长线驱动接收器(26LS32)对输入的不同形式的增量式编码器脉冲信号进行转换,得到A、B、Z相脉冲信号,再通过可编程逻辑器件(FPGA/CPLD),对输入的增量式编码器脉冲信号进行分析、计算,将得到的数据输出(包括圈数和单圈脉冲数),单片机采集其数据,通过地址锁存器将它保存到非易失性数据存储器中,确保掉电时数据不丢失。在每次上电时,单片机将保存在非易失性数据存储器中的数据通过地址锁存器传递给可编程逻辑器件(FPGA/CPLD),从而保证数据的正确输出。
本实用新型的有益效果是:实现了对不同类型的增量式编码器进行计数,采用可编程逻辑器件(FPGA/CPLD)对编码器信号进行实时处理,并输出经处理后的的数据(包括圈数和单圈脉冲数),在对数据进行保存时,选用非易失性数据存储器,具有掉电保护的功能,可靠性好,并具有通用性强,驱动能力大,响应频率高,抗干扰能力强等特点。
附图说明
图1为增量式编码器通用计数装置结构原理框图;
其中:1.非易失性数据存储器(NVRAM)、2.地址锁存器、3.单片机、4.可编程逻辑器件(FPGA/CPLD)、5.数据锁存器(圈数)、6.数据锁存器(单圈脉冲数)、7.圈数清零开关、8.16位拨码开关、9.数据收发器(圈数)、10.数据收发器(单圈脉冲数)、11.数据驱动器(圈数)、12.数据驱动器(单圈脉冲数)、13.输入脉冲信号选择开关、14.光电耦合器I、15.光电耦合器II、16.长线驱动接收器(26LS32)。
具体实施方式
如图1所示,当本装置上电后,单片机3先通过地址锁存器2将非易失性数据存储器(NVRAM)1中保存的数据(包括圈数和单圈脉冲数)读取出来,经过数据锁存器(圈数)5和数据锁存器(单圈脉冲数)6送到可编程逻辑器件(FPGA/CPLD)4中,可编程逻辑器件(FPGA/CPLD)4则将其输出到数据收发器(圈数)9、数据收发器(单圈脉冲数)10和数据驱动器(圈数)11、数据驱动器(单圈脉冲数)12上,随即进入工作状态。
当所选用的增量式编码器的输出信号由A相脉冲、B相脉冲、Z相零位脉冲组成时,先经过光电耦合器I14,将其信号转换为TTL电平,再通过输入脉冲信号选择开关13,经选择后接入可编程逻辑器件(FPGA/CPLD)4。而当所选用的增量式编码器的输出信号由A/
A相脉冲、B/
B相脉冲、Z/
Z相零位脉冲组成时,则先经过长线驱动接收器(26LS32)16,将其信号转换为TTL电平(A相脉冲、B相脉冲、Z相零位脉冲),再分别通过光电耦合器II15和输入脉冲信号选择开关13,经选择后接入可编程逻辑器件(FPGA/CPLD)4。
可编程逻辑器件(FPGA/CPLD)4对输入的A相脉冲、B相脉冲、Z相零位脉冲进行分析、处理,将其结果分别输出到数据收发器(圈数)9、数据收发器(单圈脉冲数)10和数据驱动器(圈数)11、数据驱动器(单圈脉冲数)12上。数据驱动器(圈数)11、数据驱动器(单圈脉冲数)12上的数据即为该编码器的实时输出数据,而数据收发器(圈数)9、数据收发器(单圈脉冲数)10上的数据供单片机3读取,通过地址锁存器2将其写入非易失性数据存储器(NVRAM)1中实时保存起来。
圈数清零开关7的作用是当输出的圈数数据需要清零时,按一下即可将输出的圈数数据清零,方便实际的使用。
16位拨码开关8的作用是对增量式编码器的型号进行设定,采用的是二进制编码,即如果选用的增量式编码器为单圈5000个脉冲,则需将16位拨码开关8设为5000-1=4999,二进制码为(00010011_10000111),如果选用的增量式编码器为单圈10000个脉冲,则需将16位拨码开关8设为10000-1=9999,二进制码为(00100111_00001111),以此类推。
在图1中,编码器的输出数据均采用16位二进制方式,216-1=65535,即所输出的圈数范围为0~65535,单圈脉冲数为0~65535,16位拨码开关8可设定的编码器类型为单圈1~65535个脉冲,因此,本实用新型可普遍适用于现有的增量式编码器。当编码器的输出数据、拨码开关采用20位二进制方式时,220-1=1048575,输出的圈数范围、单圈脉冲数、可设定的编码器类型均为0~1048575,这样即可适用于所有的增量式编码器。
Claims (3)
1、一种增量式编码器通用计数装置,其特征在于:以可编程逻辑器件(4)为核心,分别与数据存储、数据输入、数据输出和脉冲信号输入四部分连接组成;
A.所述的数据存储连接是非易失性数据存储器(1)、地址锁存器(2)、单片机(3)和可编程逻辑器件(4)之间均为双向连接;
B.所述的数据输入连接是数据锁存器(5)、数据锁存器(6)、圈数清零开关(7)、16位拨码开关(8)与可编程逻辑器件(4)输入式单向连接;
C.所述的数据输出连接是数据收发器(圈数)(9)、数据收发器(单圈脉冲数)(10)、数据驱动器(11)、数据驱动器(12)与可编程逻辑器件(4)输出式单向连接;
D.所述的脉冲信号输入连接是输入脉冲信号选择开关(13)、光电耦合器I(14)、光电耦合器II(15)、长线驱动接收器(16)与可编程逻辑器件(4)输入式单向连接。
2、根据权利要求1所述的增量式编码器通用计数装置,其特征在于:所述的数据输出连接中采用可编程逻辑器件(4)对输入的增量式编码器脉冲信号进行分析、计算,并将得出的数据通过数据驱动器(11)、数据驱动器(12)输出。
3、根据权利要求1所述的增量式编码器通用计数装置,其特征在于:单片机(3)采集经可编程逻辑器件(4)处理后的数据,通过地址锁存器(2)将它保存到非易失性数据存储器(1)中;在每次上电时,单片机(3)将保存在非易失性数据存储器(1)中的数据通过地址锁存器(2)传递给可编程逻辑器件(4)。
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GR01 | Patent grant | ||
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