CN205620738U - 基于fpga+mcu架构的伺服驱动器控制器 - Google Patents

Abstract

本实用新型公开了一种基于FPGA+MCU架构的伺服驱动器控制器，其包括相互连接的MCU微处理器和FPGA芯片构成的组合处理器，所述组合处理器的输入端并联设置有差分接收器、模拟量输入模块、光耦隔离模块，所述MCU微处理器只需根据所述锁存地址信号从所述FPGA芯片读取所述锁存数据，能够较大的提高系统的运算处理能力，从而提高工作效率和精度；所述组合处理器的输出端设有模拟量输出模块，该模拟量输出模块用于将所述MCU微处理器的算法处理结果转换为电压模拟量，并反馈至所述伺服驱动器，从而形成闭环控制系统，使得控制更精确，从而能够广泛适用于印刷、包装、裁切、模切、烫金、纺织、食品等相关机械设备上的电机的同步运动、张力控制、套准控制。

Description

基于FPGA+MCU架构的伺服驱动器控制器

技术领域

本实用新型涉及一种基于FPGA+MCU架构的伺服驱动器控制器。

背景技术

运动控制系统包括运动控制器、伺服驱动器和伺服电机三部分，各自的职能为：运动控制器按给定位置和速度指令规划运动轨迹并把运动指令发送到伺服驱动器；伺服驱动器把运动指令转换成开关信号，通过控制驱动功率模块的通断来控制电机的三相电的通电顺序和时间；伺服电机按照三相电的通电节拍完成相应的运动。

目前运动控制器与伺服驱动器的连接方式有以下三种：脉冲型、总线型和模拟量型。脉冲型的传输方式具有的缺点是一旦出现多或少脉冲，伺服系统无法鉴别，依然按照给定的脉冲控制电机运行；总线型的通讯方式存在的缺点是通信协议复杂，对硬件的处理能力和稳定性要求较高。模拟量型的传输方式存在“零飘”和抗干扰性差等缺点。

并且，现有的运动控制器只是开环，伺服驱动器具有位置、速度、转矩/电流三闭环控制。运动控制器与伺服驱动器之间是相互分离的两个控制系统。

实用新型内容

本实用新型根据MCU微处理器和FPGA芯片的各自特点和互补性，提供了一种基于FPGA+MCU架构的伺服驱动器控制器，其通过将二者组合使用，MCU微处理器根据锁存地址信号从FPGA芯片读取锁存数据，能够较大的提高系统的运算处理能力，提高工作效率和精度，并且，还通过模拟量输出模块将所述MCU微处理器的算法处理结果转换为电压模拟量，并反馈至所述伺服驱动器，形成闭环控制系统，使得控制更精确，从而能够广泛适用于印刷、包装、裁切、模切、烫金、纺织、食品等相关机械设备上的电机的同步运动、张力控制、套准控制。

为实现上述目的，本实用新型采用的技术方案为：

一种基于FPGA+MCU架构的伺服驱动器控制器，其包括相互连接的MCU微处理器和FPGA芯片构成的组合处理器，所述组合处理器的输入端并联设置有差分接收器、模拟量输入模块、光耦隔离模块，其中，

所述差分接收器用于接收伺服驱动器的反馈编码器的差分信号，并将该差分信号转换成TTL电平信号，所述FPGA芯片对所述TTL电平信号进行计数锁存，生成与锁存数据相对应的锁存地址信号，所述MCU微处理器根据所述锁存地址信号从所述FPGA芯片读取所述锁存数据进行算法处理；

所述模拟量输入模块用于采集张力传感器的反馈信号并提供给所述MCU微处理器进行算法处理；

所述光耦隔离模块用于采集光电传感器的反馈信号并提供给所述MCU微处理器进行算法处理；

所述组合处理器的输出端设有模拟量输出模块，该模拟量输出模块用于将所述MCU微处理器的算法处理结果转换为电压模拟量，并反馈至所述伺服驱动器。

优选的，所述差分接收器与所述FPGA芯片的输入端之间还设有电平转换器，该电平转换器进一步对所述TTL电平信号进行电压值的转换，并由所述FPGA芯片对转换后的TTL电平信号进行计数锁存。

优选的，所述FPGA芯片的输出端还设有与所述模拟量输出模块并联设置的差分驱动器，该差分驱动器将所述反馈编码器的差分信号中的任意一路差分信号进行级联输出。

优选的，所述MCU微处理器采用STM32F103增强型芯片。

优选的，所述FPGA芯片采用带嵌入式闪存的非易失FPGA LatticeXP芯片。

优选的，所述反馈编码器的信差分号为四路的差分信号，所述差分接收器将反馈编码器的四路差分信号转换为90度的两路方波信号。

本实用新型的有益效果是：

(1)、本实用新型的伺服驱动器控制器包括相互连接的MCU微处理器和FPGA芯片构成的组合处理器，并在组合处理器的输入端并联设置有差分接收器、模拟量输入模块、光耦隔离模块，所述差分接收器将差分信号转换成TTL电平信号，所述FPGA芯片对所述TTL电平信号进行计数锁存，生成与锁存数据相对应的锁存地址信号，所述MCU微处理器根据所述锁存地址信号从所述FPGA芯片读取所述锁存数据进行算法处理，从而能够综合利用MCU微处理器的强大运算能力和FPGA芯片的信号处理能力，MCU微处理器只需通过地址去读取FPGA芯片上的锁存的反馈编码器信号，能够较大的提高系统的运算处理能力，从而提高工作效率；

(2)、本实用新型通过组合处理器对所述差分接收器的TTL电平信号进行算法处理、对所述模拟量输入模块采集的张力传感器的反馈信号进行算法处理、对所述光耦隔离模块采集的光电传感器的反馈信号进行算法处理，并通过模拟量输出模块将所述算法处理结果转换为电压模拟量，并反馈至所述伺服驱动器，从而形成闭环控制系统，使得控制更精确，从而能够广泛适用于印刷、包装、裁切、模切、烫金、纺织、食品等相关机械设备上的电机的同步运动、张力控制、套准控制。

附图说明

此处所说明的附图用来提供对本实用新型的进一步理解，构成本实用新型的一部分，本实用新型的示意性实施例及其说明用于解释本实用新型，并不构成对本实用新型的不当限定。在附图中：

图1为本实用新型一种基于FPGA+MCU架构的伺服驱动器控制器的框架结构示意图；

图2为本实用新型伺服驱动器控制器的差分接收器的电路结构示意图；

图3为本实用新型伺服驱动器控制器的光耦隔离模块的电路结构示意图；

图4为本实用新型伺服驱动器控制器的电平转换器的电路结构示意图；

图5为本实用新型伺服驱动器控制器的差分驱动器的电路结构示意图。

具体实施方式

为了使本实用新型所要解决的技术问题、技术方案及有益效果更加清楚、明白，以下结合附图和实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本实用新型，并不用于限定本实用新型。

如图1至图5所示，本实用新型的一种基于FPGA+MCU架构的伺服驱动器控制器，其包括相互连接的MCU微处理器和FPGA芯片构成的组合处理器100，所述组合处理器100的输入端并联设置有差分接收器10、模拟量输入模块20、光耦隔离模块30，其中，

所述差分接收器10用于接收伺服驱动器200的反馈编码器60的差分信号，并将该差分信号转换成TTL电平信号，所述FPGA芯片对所述TTL电平信号进行计数锁存，生成与锁存数据相对应的锁存地址信号，所述MCU微处理器根据所述锁存地址信号从所述FPGA芯片读取所述锁存数据进行算法处理；

所述模拟量输入模块20用于采集张力传感器70的反馈信号并提供给所述MCU微处理器进行算法处理；

所述光耦隔离模块30用于采集光电传感器80的反馈信号并提供给所述MCU微处理器进行算法处理；

所述组合处理器100的输出端设有模拟量输出模块50，该模拟量输出模块50用于将所述MCU微处理器的算法处理结果转换为电压模拟量，并反馈至所述伺服驱动器200。

本实施例中，所述差分接收器10与所述FPGA芯片的输入端之间还设有电平转换器，该电平转换器进一步对所述TTL电平信号进行电压值的转换，并由所述FPGA芯片对转换后的TTL电平信号进行计数锁存；所述FPGA芯片的输出端还设有与所述模拟量输出模块50并联设置的差分驱动器40，该差分驱动器40将所述反馈编码器60的差分信号中的任意一路差分信号进行级联输出。

其中，所述MCU微处理器100采用STM32F103增强型芯片，所述FPGA芯片200采用带嵌入式闪存的非易失FPGA LatticeXP芯片。STM32微处理器是意法半导体(ST)公司出品的一款面向工控低功耗内核为Cortex M3内核的ARM芯片，属于中低端的32位ARM微控制器；按性能分成两个不同的系列：STM32F103“增强型”系列和STM32F101“基本型”系列。按性能分成两个不同的系列：STM32F103“增强型”系STM32F101“基本型”系列。STM32F103是STM32系列增强型高性能、低成本、低功耗的嵌入式应用专ARM Cortex-M3内核。增强型系列时钟频率达到72MHz，是同类产品中性能最高的产品；时钟频率72MHz时，从闪存执行代码，STM32功耗36mA，是32位市场上功耗最低的产品，相当于0.5mA/MHz。

FPGA芯片则采用lattice公司的带嵌入式闪存的非易失FPGALatticeXP，LatticeXP带有闪存，因此它特别适用于对瞬时上电、安全性和现场逻辑升级能力有特殊要求的应用。LatticeXP具有目前业内唯一能够满足无缝现场逻辑升级要求的双重SRAM和Flash配置空间结构，这种双重的配置空间可以将FPGA无法处理输入的时间降低到小于2ms，比其它解决方案小了一个数量级。FPGA采用了逻辑单元阵列LCA(Logic Cell Array)的概念，内部包括可配置逻辑模块CLB(Configurable Logic Block)、输入输出模块IOB(Input Output Block)和内部连线(Interconnect)三个部分。现场可编程门阵列(FPGA)是可编程器件，与传统逻辑电路和门阵列(如PAL，GAL及CPLD器件)相比，FPGA具有不同的结构。FPGA利用小型查找表(16×1RAM)来实现组合逻辑，每个查找表连接到一个D触发器的输入端，触发器再来驱动其他逻辑电路或驱动I/O，由此构成了既可实现组合逻辑功能又可实现时序逻辑功能的基本逻辑单元模块，这些模块间利用金属连线互相连接或连接到I/O模块。FPGA的逻辑是通过向内部静态存储单元加载编程数据来实现的，存储在存储器单元中的值决定了逻辑单元的逻辑功能以及各模块之间或模块与I/O间的联接方式，并最终决定了FPGA所能实现的功能。此外，边界扫描及编程电路的独特性能使得器件能够在FPGA或PLD恢复正常工作之前，被初始化到一个恰当的状态。从而使得本实用新型的系统实时性和精确型能够控制在一个很好的状态。

STM32微处理器是跑指令的，适合跑算法，但是针对多路的信号处理就需要很多片DSP来并行处理，而FPGA芯片的特点是适合很多路的运算，而且是纯硬件的运算，速度快，处理通道多。两者各具特色但又具有互补性。

本实施例中，所述反馈编码器60的信差分号为四路的差分信号，所述差分接收器10将反馈编码器60的四路差分信号转换为90度的两路方波信号。所述FPGA芯片的输出端的差分驱动器40将所述反馈编码器60的差分信号中的任意一路差分信号进行级联输出，以用作下一个控制器的反馈编码器差分信号的输入。

本实施例中，FPGA和STM32都是采用3.3V电平的芯片，反馈编码器60输入是5V,因此还加入了电平转换芯片74CBTD3861(如图4所示)使两部分的电路兼容。

本实施例中，所述差分接收器10采用TI公司的MC3486芯片(如图2所示)，所述差分驱动器40采用MC3487芯片(如图5所示)，采用差分输入输出能够减少FPGA芯片的处理负担，提高处理的能力，并能够提高抗干扰能力。

本实用新型的工作原理简述如下：

反馈编码器信号通过DB9输入，反馈编码器发出的信号为四路的差分信号，需要通过差分接收器MC3486芯片将反馈编码器的的四路的差分信号转换为90度的两路方波信号，反馈编码器信号是5V的电平的信号，而FPGA芯片是3.3V的电平，需要同过电平转换器74CBTD3861芯片将5v信号转换为3.3v的信号，然后将信号送入FPGA芯片内进行计数锁存，从而减轻MCU微处理器的处理负担，MCU微处理器只需通过地址去读取FPGA芯片上的锁存的反馈编码器信号并进行算法处理，从而提高系统的运算处理能力，从而提高工作效率和精度；同时，组合处理器还对所述模拟量输入模块采集的张力传感器的反馈信号进行算法处理，以及对所述光耦隔离模块采集的光电传感器的反馈信号进行算法处理，最后，通过模拟量输出模块将上述所有的算法处理结果转换为电压模拟量，并反馈至所述伺服驱动器，从而形成闭环控制系统，使得控制更精确，且能够提高控制器的处理速度及提高控制的精确度，降低功耗；从而能够广泛适用于印刷、包装、裁切、模切、烫金、纺织、食品等相关机械设备上的电机的同步运动、张力控制、套准控制。另外，由于FPGA的能够内部布局布线可以自定义接口提高了电路的兼容性，可扩展性，能够更好的布局布线。

上述说明示出并描述了本实用新型的优选实施例，如前所述，应当理解本实用新型并非局限于本文所披露的形式，不应看作是对其他实施例的排除，而可用于各种其他组合、修改和环境，并能够在本文所述实用新型构想范围内，通过上述教导或相关领域的技术或知识进行改动。而本领域人员所进行的改动和变化不脱离本实用新型的精神和范围，则都应在本实用新型所附权利要求的保护范围内。

Claims (6)

1.一种基于FPGA+MCU架构的伺服驱动器控制器，其特征在于，包括相互连接的MCU微处理器和FPGA芯片构成的组合处理器，所述组合处理器的输入端并联设置有差分接收器、模拟量输入模块、光耦隔离模块，其中，

所述差分接收器用于接收伺服驱动器的反馈编码器的差分信号，并将该差分信号转换成TTL电平信号，所述FPGA芯片对所述TTL电平信号进行计数锁存，生成与锁存数据相对应的锁存地址信号，所述MCU微处理器根据所述锁存地址信号从所述FPGA芯片读取所述锁存数据进行算法处理；

所述模拟量输入模块用于采集张力传感器的反馈信号并提供给所述MCU微处理器进行算法处理；

所述光耦隔离模块用于采集光电传感器的反馈信号并提供给所述MCU微处理器进行算法处理；

所述组合处理器的输出端设有模拟量输出模块，该模拟量输出模块用于将所述MCU微处理器的算法处理结果转换为电压模拟量，并反馈至所述伺服驱动器。

2.根据权利要求1所述的一种基于FPGA+MCU架构的伺服驱动器控制器，其特征在于，所述差分接收器与所述FPGA芯片的输入端之间还设有电平转换器，该电平转换器进一步对所述TTL电平信号进行电压值的转换，并由所述FPGA芯片对转换后的TTL电平信号进行计数锁存。

3.根据权利要求1所述的一种基于FPGA+MCU架构的伺服驱动器控制器，其特征在于：所述FPGA芯片的输出端还设有与所述模拟量输出模块并联设置的差分驱动器，该差分驱动器将所述反馈编码器的差分信号中的任意一路差分信号进行级联输出。

4.根据权利要求1或2或3所述的一种基于FPGA+MCU架构的伺服驱动器控制器，其特征在于：所述MCU微处理器采用STM32F103增强型芯片。

5.根据权利要求1或2或3所述的一种基于FPGA+MCU架构的伺服驱动器控制器，其特征在于：所述FPGA芯片采用带嵌入式闪存的非易失FPGALatticeXP芯片。

6.根据权利要求1或2或3所述的一种基于FPGA+MCU架构的伺服驱动器控制器，其特征在于：所述反馈编码器的信差分号为四路的差分信号，所述差分接收器将反馈编码器的四路差分信号转换为90度的两路方波信号。