JP6247546B2

JP6247546B2 - フラクショナルｎ周波数シンセサイザおよびその設定方法

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Publication number: JP6247546B2
Application number: JP2014010920A
Authority: JP
Inventors: 上野　康男; 康男上野; 赤堀　博次; 博次赤堀
Original assignee: Icom Inc; Lapis Semiconductor Co Ltd
Current assignee: Icom Inc; Lapis Semiconductor Co Ltd
Priority date: 2014-01-24
Filing date: 2014-01-24
Publication date: 2017-12-13
Anticipated expiration: 2034-01-24
Also published as: JP2015139174A; US20150214968A1; US9584142B2

Description

本発明は、フラクショナルＮ周波数シンセサイザに関する。より詳しくは、フラクショナルＮ周波数シンセサイザのΔΣ変調器に、フラクショナル設定値を設定する方法に関する。

周波数シンセサイザでは、設定する周波数が、周波数設定に用いる基準周波数の整数分の１の整数倍にならない場合、少数を含む設定が可能な方式を採用している。最も代表的な方式はフラクショナルＮ周波数シンセサイザである。この方式は、デジタル部分の分解能を上げることで細かい小数分周設定が可能である（例えば、特許文献１参照）。

フラクショナルＮ周波数シンセサイザは、基準周波数発振器、位相周波数比較器（ＰＦＣ：Phase Frequency Comparator）、チャージポンプ（ＣＰ：Charge Pump）、ループフィルタ、電圧制御発振器（ＶＣＯ：Voltage Controlled Oscillator）、マルチモジュラス分周器、およびΔΣ変調器から構成される。

位相周波数比較器は、基準周波数発振器が出力する基準周波数と入力信号の位相周波数を比較して差を出力する。位相周波数比較器の出力に応じてＣＰが出力するパルス信号をループフィルタで平滑化し、ＶＣＯの制御電圧とする。この制御電圧によってＶＣＯの発振周波数が制御される。電圧制御発振器は、制御電圧に比例する周波数のクロック信号を出力する。

ΔΣ変調器は、基準周波数の周期ごとにフラクショナル設定値を加算して、積算値が最大値を超えたときに繰り上がり信号を発生する。分周器は、基準周波数の周期ごとにΔΣ変調器の繰り上がり信号が発生したときと発生しないときとで異なる分周数で電圧制御発振器のクロック信号を分周し、分周した信号を位相周波数比較器の入力信号とする。

フラクショナルＮ周波数シンセサイザは、ΔΣ変調器のフラクショナル設定値を変えることによって、基準周波数の整数分の１の整数倍だけでなく、少数を含む倍率の周波数を発生することができる。その場合、ΔΣ変調器の動作周期（繰り返し積分を実行するタイミング）は、マルチモジュラス分周器により行われるＮ分周もしくはＮ＋１分周が一巡する周期となる。

特開２００９−１３０７６０号公報

しかしながら、フラクショナルＮ周波数シンセサイザには以下の問題が生じる。ΔΣ変調器の繰り上がりを発生する積算値がフラクショナル設定値の整数倍でない場合、繰り上がりを発生したときの積分器の残余が繰り上がりを生じるごとに変化する。そのため、繰り上がりが生じる積分回数の間隔が変化する。その結果、マルチモジュラス分周器の分周数の周期に変化を生じる。

マルチモジュラス分周器の分周数の周期変動がＶＣＯ制御電圧を変動させ、結果ＶＣＯ出力周波数がその変動周期で揺れることとなる。この揺れがＶＣＯ出力周波数を変調させることとなり、ＶＣＯ出力周波数を搬送波に用いる通信において、場合によっては受信側の再生音にこの変調成分が原因となる周期異音が現れる。

本発明は上述の事情に鑑みてなされたもので、フラクショナルＮ周波数シンセサイザで、繰り上がりを発生する積算値とフラクショナル設定値の関係で発生する周期異音を回避することを目的とする。

本発明の第１の観点に係るフラクショナルＮ周波数シンセサイザは、
基準周波数と入力信号の位相周波数を比較して差を出力する位相周波数比較器と、
前記位相周波数比較器の出力に応答してクロック信号を出力する電圧制御発振器と、
前記基準周波数の周期ごとにフラクショナル設定値を加算して、積算値が最大値を超えたときに繰り上がり信号を発生するΔΣ変調器と、
前記基準周波数の周期ごとに前記ΔΣ変調器の繰り上がり信号が発生したときと発生しないときとで異なる分周数で前記電圧制御発振器のクロック信号を分周し、分周した信号を前記位相周波数比較器の入力信号とする分周器と、
前記ΔΣ変調器の繰り上がりが発生する最小値を被除数、前記フラクショナル設定値を除数とする除算の剰余を算出し、剰余が０でない場合に前回の除算の除数を被除数、前回の除算で求められた剰余の値を除数とする除算の商と剰余を算出することを、剰余の値が０になるまで繰り返す演算部と、
前記ΔΣ変調器に設定されるフラクショナル設定値について前記演算部で剰余が０になるまで前記除算の商と剰余を算出し、算出した商に閾値を超える値がある場合は、そのフラクショナル設定値で周期異音が発生すると判定し、算出した商に閾値を超える値がない場合は、そのフラクショナル設定値で周期異音が発生しないと判定する、異音判定部と、
前記異音判定部で周期異音が発生すると判定された場合に、前記電圧制御発振器で最終的に得られるクロック信号の周波数が定められた値を超えない範囲で、前記フラクショナル設定値を変化させ、変化させたフラクショナル設定値について、前記異音判定部で周期異音が発生しないと判定した場合に、前記変化させたフラクショナル設定値を前記ΔΣ変調器のフラクショナル設定値として設定するフラクショナル設定部と、
を備える。

好ましくは、前記フラクショナル設定部は、前記異音判定部で周期異音が発生すると判定された場合に、前記フラクショナル設定値を１ずつ増加または減少させて、順次、前記異音判定部で周期異音が発生するか否かを判定し、周期異音が発生しないと判定した場合に、そのフラクショナル設定値を前記ΔΣ変調器のフラクショナル設定値として設定する。

本発明の第２の観点に係るフラクショナルＮ周波数シンセサイザの設定方法は、
基準周波数と入力信号の位相周波数を比較して差を出力する位相周波数比較器と、
前記位相周波数比較器の出力に応答してクロック信号を出力する電圧制御発振器と、
前記基準周波数の周期ごとにフラクショナル設定値を加算して、積算値が最大値を超えたときに繰り上がり信号を発生するΔΣ変調器と、
前記基準周波数の周期ごとに前記ΔΣ変調器の繰り上がり信号が発生したときと発生しないときとで異なる分周数で前記電圧制御発振器のクロック信号を分周し、分周した信号を前記位相周波数比較器の入力信号とする分周器と、
を備えるフラクショナルＮ周波数シンセサイザが行うフラクショナルＮ周波数シンセサイザの設定方法であって、
前記ΔΣ変調器の繰り上がりが発生する最小値を被除数、前記フラクショナル設定値を除数とする除算の剰余を算出し、剰余が０でない場合に前回の除算の除数を被除数、前回の除算で求められた剰余の値を除数とする除算の商と剰余を算出することを、剰余の値が０になるまで繰り返す演算ステップと、
前記ΔΣ変調器に設定されるフラクショナル設定値について前記演算ステップで剰余が０になるまで前記除算の商と剰余を算出し、算出した商に閾値を超える値がある場合は、そのフラクショナル設定値で周期異音が発生すると判定し、算出した商に閾値を超える値がない場合は、そのフラクショナル設定値で周期異音が発生しないと判定する、異音判定ステップと、
前記異音判定ステップで周期異音が発生すると判定された場合に、前記電圧制御発振器で最終的に得られるクロック信号の周波数が定められた値を超えない範囲で、前記フラクショナル設定値を変化させ、変化させたフラクショナル設定値について、前記異音判定ステップで周期異音が発生しないと判定した場合に、前記変化させたフラクショナル設定値を前記ΔΣ変調器のフラクショナル設定値として設定するフラクショナル設定ステップと、
を備える。

好ましくは、前記フラクショナル設定ステップでは、前記異音判定ステップで周期異音が発生すると判定された場合に、前記フラクショナル設定値を１ずつ増加または減少させて、順次、前記異音判定ステップで周期異音が発生するか否かを判定し、周期異音が発生しないと判定した場合に、そのフラクショナル設定値を前記ΔΣ変調器のフラクショナル設定値として設定する。

本発明によれば、フラクショナルＮ周波数シンセサイザで、繰り上がりを発生する積算値とフラクショナル設定値の関係で発生する周期異音を回避することができる。

本発明の実施の形態に係るフラクショナルＮ周波数シンセサイザの構成例を示すブロック図である。フラクショナル設定値と繰り上がり発生周期変動の例を示す図である。フラクショナル設定値と繰り上がり発生周期変動の例を示す図である。フラクショナル設定値と繰り上がり発生周期変動の例を示す図である。フラクショナル設定値と繰り上がり発生周期変動の例を示す図である。変動率の例を示す図である。実施の形態に係るフラクショナル設定の動作の一例を示すフローチャートである。異音が発生する状況の例を示す図である。図５のフラクショナル設定値における周期変動の発生数と変動率を示す図である。周期異音を回避するフラクショナル設定値の例を示す図である。

図１は、本発明の実施の形態に係るフラクショナルＮ周波数シンセサイザの構成例を示すブロック図である。フラクショナルＮ周波数シンセサイザ（以下、ΔΣＰＬＬ（Phase Locked Loop）という）１０は、基準周波数発振器９、基準周波数分周器８、位相周波数比較器（ＰＦＣ：Phase Frequency Comparator）７、チャージポンプ（ＣＰ：Charge Pump）６、ループフィルタ５、電圧制御発振器（ＶＣＯ：Voltage Controlled Oscillator）４、マルチモジュラス分周器３、およびΔΣ変調器２から構成される。ΔΣＰＬＬ１０は、フラクショナル設定部１を備える。フラクショナル設定部１は、演算部１１および異音判定部１２を含む。

基準周波数分周器８は、基準周波数発振器９の出力を基準の分周数で分周し、基準周波数のパルス信号を出力する。ＰＦＣ７は、基準周波数のパルス信号（基準周波数分周器８出力）と、ＶＣＯ４の出力周波数を分周して生成したパルス信号（マルチモジュラス分周器３出力と）を比較し、両パルスの周波数差に応じた制御信号（ＰＦＣ７出力）を生成する。

ＣＰ６は、前段のＰＦＣ７から出力される制御信号を、ループフィルタ５の入力として駆動可能となる電圧／電流レベルに変換する。ＣＰ６の出力は、基準電圧に対して、プラス側のパルス状信号とマイナス側のパルス状信号が、ＶＣＯ４のずれに応じて発生する。ループフィルタ５は積分器の役割を有し、ＣＰ６から出力されるパルス状の信号を平滑化するものである。

ＶＣＯ４は、ＣＰ６が出力するパルス信号をループフィルタ５が平滑化し、そのループフィルタ５の出力となる制御電圧を入力する。この制御電圧によってＶＣＯ４の発振周波数が制御される。

ＶＣＯ４の出力周波数は、マルチモジュラス分周器３により分周される。マルチモジュラス分周器３は、ΔΣ変調器２により出力される分周設定に基づき、分周を行う。ΔΣ変調器２は、予め設定したフラクショナル設定値に基づき、分周設定を周期的に増減するものである。ΔΣ変調器２は、フラクショナル設定値を固定値として積分する１次積分器に加えて、１次積分器出力を積分する２次積分器、またさらにその積分器の出力を積分する高次積分器を有する。周期異音は、この１次積分器に起因するものであり、２次以降の高次積分器の出力は直接の原因にはならない。

１次積分器は、フラクショナル設定値を、基準周波数ごとに継続的に積算する（積分する）。１次積分器のアキュムレータは有限の大きさであり、その有限の値を超えたときに、繰り上がり信号が出力される。この繰り上がり信号を元に、マルチモジュラス分周器３の分周設定を制御する。

マルチモジュラス分周器３は、基準信号の周期ごとにΔΣ変調器２の繰り上がり信号が発生したときと発生しないときとで、異なる分周数でＶＣＯ４のクロック信号を分周する。例えば、マルチモジュラス分周器３の分周設定はＮもしくはＮ＋１であり、繰り上がりが発生した場合にはＮ＋１、繰り上がりが生じない場合にはＮになる。その場合、１次積分器の動作周期（繰り返し積分を実行するタイミング）は、マルチモジュラス分周器３により行われるＮ分周もしくはＮ＋１分周が一巡する周期となる。因みに、高次積分器の繰り上がり信号は、Ｎ＋Ｍ、Ｎ−Ｍが時間をずらして発生するため、相殺され、周期異音の要因にはならない。

フラクショナル設定部１は、ΔΣＰＬＬ１０が出力すべき周波数に応じて決められたフラクショナル設定値から、周期異音を回避するフラクショナル設定値を算出してΔΣ変調器２に設定する。以下、周期異音が発生する仕組みを説明する。

図２Ａないし図２Ｄは、フラクショナル設定値と繰り上がり発生周期変動の例を示す図である。ここでは、周期異音の発生メカニズムをわかりやすくするために、ΔΣ変調器２の繰り上がりを生じる値を２^８＝２５６としている。ΔΣ変調器２の１次積分器のアキュムレータは８ビットである。アキュムレータ（１次積分器）の取り得る値は、０〜２^８−１＝２５５である。この場合、フラクショナル設定値にかかわらず、フラクショナル設定値の積分を２５６回実行すると、１次積分器の状態は１巡して元に戻る。

図２Ａは、フラクショナル設定値が５０の場合である。ΔΣ変調器２の１次積分器は、基準周波数の周期ごとにフラクショナル設定値をアキュムレータに加算（積分）する。図２Ａは、アキュムレータの初期値を０として、積分実行ごとに、アキュムレータの数値がどのように推移するかを表している。例えば、最初の５回目までは５０ずつ加算され、６回目の積分で、繰り上がりが発生して、残余が４４になる。１次積分器の値の推移の極小値の点が、繰り上がりが発生する積分回数とアキュムレータの残余を示す。繰り上がりが発生する極小値の点を結ぶと、１次積分器の状態が１巡する周期（積分回数２５６回）の間に６回変動する短い周期の包絡線が得られる。

さらに、短い周期の包絡線の極小値の点を結ぶと、１次積分器の状態が１巡する周期（積分回数２５６回）の間に２回変動する長い周期の包絡線が得られる。フラクショナル設定値が５０の場合は、積分回数１２８回で１次積分器の状態は１巡して０に戻る。

１次積分器の動作を詳しく見ると、短い包絡線の最初では、積分回数６回で繰り上がりが発生するのに対して、その他は積分回数５回で繰り上がりが発生する。その結果、マルチモジュラス分周器３で、繰り上がりが発生したときの分周数になる間隔が、積分回数６回で繰り上がりが発生するときだけ、長いことになる。この変動が、周期異音を発生する原因になる。

さらに、短い周期で６回変動する包絡線をよく見ると、左から１つ目と２つ目の変動では、繰り上がりの発生回数が８であるのに対して、３つ目の変動では、繰り上がりの発生回数が９になっている。すなわち、積分回数６回で繰り上がりが発生する間隔が、１つ目と２つ目の変動では、８回なのに対して、３つ目の変動では、９回になっている。長い周期の包絡線は、この変動を示している。この変動も、周期異音の原因になる。

図２Ｂは、フラクショナル設定値が５１の場合である。図２Ｂでは、１次積分器の状態が１巡する周期（積分回数２５６回）の間に１回変動する包絡線が現れる。この場合は、包絡線は１種類しか現れない。この場合も、包絡線の最初では、積分回数６回で繰り上がりが発生する。それ以外では、積分回数５回で繰り上がりが発生する。この変動が、周期異音を発生する原因になる。

図２Ｃは、フラクショナル設定値が５２の場合である。図２Ｃでは、１次積分器の状態が１巡する周期（積分回数２５６回）の間に４回変動する短い周期の包絡線が現れる。フラクショナル設定値が５２の場合は、積分回数６４回で１次積分器の状態は１巡して０に戻る。図２Ｃでは、長い周期の包絡線は現れない。

図２Ａの短い周期の包絡線と、図２Ｂの包絡線では、包絡線の形は最初に大きく上がって、その後右下がりになっている。図２Ｃでは、前の２つの場合と趣が異なって、包絡線の形が右上がりで最後に大きく下がる。すなわち、フラクショナル設定値が５２の場合は、１つの包絡線の最後のところ（６４回目、１２８回目、１９２回目および２５６回目）では、積分回数４回で繰り上がりが発生し、その他では積分回数５回で繰り上がりが発生する。その結果、マルチモジュラス分周器３で、繰り上がりが発生したときの分周数になる間隔が、積分回数４回で繰り上がりが発生するときだけ、短いことになる。この変動が、周期異音を発生する原因になる。

図２Ｄは、フラクショナル設定値が５３の場合である。図２Ｄでは、１次積分器の状態が１巡する周期（積分回数２５６回）の間に９回変動する短い周期の包絡線が現れる。また、短い周期の包絡線の極小点を結ぶと、１次積分器の状態が１巡する周期（積分回数２５６回）の間に１回変動する長い周期の包絡線が得られる。図２Ｄの包絡線は、短い周期と長い周期のいずれも右上がりで最後に大きく下がっている。すなわち、短い周期の包絡線の最後では、積分回数４回で繰り上がりが発生する。また、短い周期で９回変動する包絡線のうち、最後の変動では、繰り上がり回数は５回でその他の６回より少ない。これらの変動が、周期異音を発生する原因になる。

以上が、周期異音が発生する仕組みである。しかし、フラクショナル設定値が繰り上がりを生じる値の約数でない場合は、必ず上述のような変動を生じる。変動を避けて約数だけにすれば、小数を含む倍率の周波数を設定することができない。そこで、変動によって生じる異音の大きさを評価して、異音が小さいフラクショナル設定値を選択することを考える。

今、繰り上がりが発生する値（最小値＝アキュムレータの最大値＋１）を被除数、フラクショナル設定値を除数とする除算の剰余を算出する。剰余が０であれば、フラクショナル設定値は繰り上がりが発生する値の約数だから、変動は発生しない。ここで、剰余が０でない場合、前回の除算の除数（フラクショナル設定値）を被除数、前回の除算で求められた剰余の値を除数とする除算の商と剰余を算出する。この剰余が０でなければ、さらに前回の除算の除数を被除数、前回の除算で求められた剰余の値を除数とする除算の商と剰余を算出する。これを、剰余の値が０になるまで繰り返す。

各除算の剰余は、１次積分器の値の推移における繰り上がりが発生する極小値の点の包絡線の変動回数を示す。本発明者は、上記の除算の商が、その除算の被除数である前回の除算の剰余（＝包絡線の変動回数）に対する変動の大きさを表し、周期異音の大きさに相関することを見出した。上記の除算の商を、その除算の被除数である前回の除算の剰余（＝包絡線の変動回数）の変動率と定義する。

図３は、変動率の例を示す図である。図３の（ａ）、（ｂ）、（ｃ）、（ｄ）はそれぞれ、図２Ａ、図２Ｂ、図２Ｃ、図２Ｄに対応する。図３では、左上の被除数が繰り上がりが発生する最小値２^８＝２５６である。表題の行を除いて一番上の行の除数が、フラクショナル設定値である。２行目の除算の被除数は最初の除数（フラクショナル設定値）であり、除数は最初の除算の剰余である。３行目以下も、被除数は、上の行（前回の除算）の除数であり、除数は、上の行の剰余である。それぞれの除算の商をその除算の行に記載している。この商は、その上の行の剰余が示す変動回数の変動率である。

図３（ａ）は、フラクショナル設定値が５０の場合である。最初の剰余６は、図２Ａの短い周期の包絡線の変動回数に対応している。また、２行目の除算の剰余２は、長い周期の包絡線の変動回数に対応している。２行目の除算の商８（＝５０／６）は、最初の除算の剰余６が示す包絡線の変動回数に対する変動率である。ここで、商を小数点以下まで算出してもよいが、周期異音は桁数（ｄＢ）でおおよそ評価できるので、実際には整数部分だけで十分である。

図３（ｂ）は、フラクショナル設定値が５１の場合である。最初の剰余１は、図２Ｂの包絡線が１つの変動になっていることに対応している。包絡線の変動回数（剰余）１に対応する変動率は５１である。

図３（ｃ）は、フラクショナル設定値が５２の場合である。ここでは、包絡線が右上がりであり、２行目の除算の剰余４が、図２Ｃの包絡線の変動回数に対応している。包絡線の変動回数（＝剰余）４に対応する変動率は１２である。なお、最初の剰余４８は、１次積分器の状態が１巡する間に、繰り上がりが発生したときの残余が前回より増加する回数を表している。

図３（ｄ）は、フラクショナル設定値が５３の場合である。ここでも、包絡線が右上がりであり、２行目の除算の剰余９が、図２Ｄの短い周期の包絡線の変動回数に対応し、４行目の除算の剰余１は、長い周期の包絡線の変動回数に対応する。短い周期の包絡線の変動回数（＝剰余）９に対応する変動率は４であり、長い周期の包絡線の変動回数１に対応する変動率は８である。すなわち、長い周期の包絡線の中で繰り上がり回数が５回に少なくなることの変動の大きさ（商８）は、短い周期の包絡線の中で少ない積分回数４回で繰り上がりが発生することの変動の大きさ（商４）の２倍に評価される。

剰余と包絡線の関係を一般化すると、次のように言える。最初の剰余は、１次積分器の状態が１巡する間に、繰り上がりが発生したときの残余が前回の繰り上がりの残余より増加する回数を表す。次の剰余は、繰り上がりが発生したときの残余が前回より増加する点のうち、前回より残余が減少する回数（点の数）を表す。以降、剰余は、増加と減少が交互に、増加または減少する対象の点のうち、前の点より残余が減少または増加する点の数を表す。剰余が１になるまで、増加と減少が交互に現れる。

例えば、フラクショナル設定値＝５３の場合（図２Ｄ、図３（ｄ））、最初の剰余４４は、繰り上がりが発生したときの残余が前回の繰り上がりの残余より増加する回数である。２つ目の剰余９は、繰り上がりが発生したときの残余が前回より増加する４４個の点のうち、前の点より残余が減少する点の数になっている。３つ目の剰余８は、その前の前回より残余が減少する９個の点のうち、前の点より残余が増加する点の数である。そして、４つ目の剰余１は、その前の前回より残余が増加する８個の点のうち、前の点より残余が減少する点の数である。

フラクショナル設定値の変動率（商）のうち最大値で、そのフラクショナル設定値が周期異音を発生するか否かを判定することができる。例えば、得られた商のうち最大値が閾値以上なら、そのフラクショナル設定値では聴感上有意な周期異音が発生すると判定し、得られた商のうち最大値が閾値未満なら、そのフラクショナル設定値では聴感上有意な周期異音が発生しないと判定できる。

図１の演算部１１は、ΔΣ変調器２の繰り上がりが発生する最小値を被除数、フラクショナル設定値を除数とする除算の剰余を算出し、剰余が０でない場合に前回の除算の除数を被除数、前回の除算で求められた剰余の値を除数とする除算の商（変動率）と剰余を算出することを、剰余の値が０になるまで繰り返す。異音判定部１２は、ΔΣＰＬＬ１０が出力すべき周波数に応じて決められたフラクショナル設定値から算出した変動率の最大値を閾値と比較して、そのフラクショナル設定値で周期異音が発生するかどうか判定する。

フラクショナル設定部１は、周期異音が発生すると判定された場合は、出力すべき周波数の許容範囲でフラクショナル設定値を増加または減少して、周期異音が発生しないと判定できるフラクショナル設定値を探索する。例えば、出力すべき周波数の許容範囲で、変動率の最大値が閾値未満のフラクショナル設定値のうち、出力すべき周波数に最も近い周波数を出力するフラクショナル設定値を選択する。

図３の４つのフラクショナル設定値が許容範囲であった場合、例えば、変動率の閾値を１０とすると、図３のフラクショナル設定値のうち、５１と５２は、周期異音が発生すると判定され、５０と５３は、周期異音が発生しないと判定できる。そこで、例えば、出力すべき周波数のフラクショナル設定値が５１の場合は、フラクショナル設定値５０を選択する。出力すべき周波数のフラクショナル設定値が５２の場合は、フラクショナル設定値５３を選択する。

変動率の最大値が閾値未満のフラクショナル設定値のうち、出力すべき周波数に最も近い周波数を出力するフラクショナル設定値は、以下のようにして決定できる。最初のフラクショナル設定値で周期異音が発生すると判定された場合、フラクショナル設定値に１を加えて、第１のフラクショナル設定値とする。第１のフラクショナル設定値で周期異音が発生すると判定された場合、今度は、最初のフラクショナル設定値から１を減じて、第２のフラクショナル設定値とする。第２のフラクショナル設定値を第１のフラクショナル設定値より先に試してもよい。以後、変動率の最大値が閾値未満のフラクショナル設定値が現れるまで、前々回１を加算したフラクショナル設定値に１を加えるのと、前々回１を減算したフラクショナル設定値から１を減じるのを交互に行って、変動率の最大値を計算する。最初に周期異音を発生しないと判定されたフラクショナル設定値を、ΔΣ変調器２に設定するフラクショナル設定値として決定する。

図４は、実施の形態に係るフラクショナル設定の動作の一例を示すフローチャートである。フラクショナル設定部１は、ΔΣＰＬＬ１０が出力すべき周波数に応じて決められたフラクショナル設定値を入力する。同時に、フラクショナル設定値の増加分δに＋１を設定する（ステップＳ１１）。演算部１１は、繰り上がり値を被除数、フラクショナル設定値を除数として、除算を行い剰余を算出する（ステップＳ１２）。剰余が０なら（ステップＳ１３；Ｙ）、周期異音は発生しないので、そのフラクショナル設定値をΔΣ変調器２に設定する（ステップＳ１７）。

剰余が０でなければ（ステップＳ１３；Ｎ）、前回の除数を被除数、剰余を除数として除算を行い、商と剰余を算出する（ステップＳ１４）。剰余が０でなければ（ステップＳ１５；Ｎ）、ステップＳ１４を繰り返し、剰余が０になるまで（ステップＳ１５；Ｙ）繰り返す。剰余が０になったら（ステップＳ１５；Ｙ）、それまで算出した商の最大値を閾値と比較する（ステップＳ１６）。商の最大値が閾値未満の場合（ステップＳ１６；Ｙ）、そのフラクショナル設定値で周期異音は発生しないと判定し、ΔΣ変調器２にそのフラクショナル設定値を設定する（ステップＳ１７）。

商の最大値が閾値以上の場合（ステップＳ１６；Ｎ）、初めてフラクショナル設定値を変化させるなら（ステップＳ１８；Ｙ）、フラクショナル設定値にδ（＝１）を加算する（ステップＳ１９）。２回目以降なら（ステップＳ１８；Ｎ）、δの符号を反転して（ステップＳ２０）、前々回のフラクショナル設定値にδを加算する（ステップＳ２１）。そして、いずれの場合も新しいフラクショナル設定値で出力される周波数が許容範囲であるか調べる（ステップＳ２２）。新たなフラクショナル設定値が許容範囲でなければ（ステップＳ２２；Ｎ）、ΔΣ変調器２にフラクショナル設定値を設定することなく終了する。

新たなフラクショナル設定値が許容範囲なら（ステップＳ２２；Ｙ）、繰り上がり数を被除数、フラクショナル設定値を除数として除算を行って剰余を算出するステップＳ１２から処理を繰り返す。こうして、変動率の最大値が閾値未満のフラクショナル設定値のうち、出力すべき周波数に最も近い周波数を出力するフラクショナル設定値をΔΣ変調器２に設定することができる。

フラクショナル設定部１は、コンピュータ、ＦＰＧＡ（Field Programmable Gate Array）もしくはＣＰＬＤ（Complex Programmable Logic Device）などのＰＬＤ（Programmable Logic Device）、または、除算などの演算素子を含む論理演算素子を用いた論理回路、などで構成することができる。

なお、ΔΣＰＬＬ１０の出力すべき周波数とその許容範囲、および周期異音が発生すると判定する閾値によっては、許容範囲に周期異音判定の閾値を満たすフラクショナル設定値が見つからない場合もあり得る。そのような場合は、周波数の許容範囲のフラクショナル設定値のうち、変動率の最大値が最も小さいフラクショナル設定値を選択すれば、周期異音を最小にすることができる。

（具体例）
図５は、異音が発生する状況の例を示す図である。この例では、ΔΣ変調器２の１次積分器（アキュムレータ）を１８ビットとしている。繰り上がりを生じる値（最小値）は、２^１８＝２６２１４４である。１次積分器の取り得る値は、０〜２^１８−１＝２６２１４３である。

図５の例で、フラクショナル設定値＝６１６８１および２００４６３では、約４００ｍｓｅｃ毎に異音が発生する。フラクショナル設定値＝６９６３１および１５７２８６では、約２００ｍｓｅｃ毎に異音が発生する。フラクショナル設定値＝１５７２８７および１５７２８８では、異音の周期が変わって、約１３０ｍｓｅｃ毎、約５０ｍｓｅｃ毎に異音が発生する。また、フラクショナル設定値＝１０００００および１９９９４９では、聴感上異音は発生しない。

図６は、図５のフラクショナル設定値における周期変動の発生数と変動率を示す図である。ここで、周期変動の発生数は、図２Ａないし図２Ｄで説明した包絡線が、１次積分器の状態が１巡する周期（積分回数２６２１４４回）の間に変動する回数である。段１の発生数は、繰り上がりが発生する値をフラクショナル設定値で除した剰余である。段２の発生数は、フラクショナル設定値を最初の剰余で除算した剰余である。段３以下、前回の除算の除数を被除数、剰余を除数として除算した剰余が発生数として記載されている。変動率は、前述の除算の商であるが、図６では除算の行ではなく、その変動率が対応する変動数（＝剰余）の行に記載されている。

図６で顕著な変動率として、例えば、フラクショナル設定値＝６１６８１の段２における発生数＝１の変動率＝１５４２０が挙げられる。その他、フラクショナル設定値＝６９３９１では、発生数＝２の変動率＝３８５４、フラクショナル設定値＝１５７２８６で、発生数＝２の変動率＝２６２１４、フラクショナル設定値＝１５７２８７で、発生数＝３の変動率＝１７４７５、フラクショナル設定値＝１５７２８８で、発生数＝８の変動率＝６５５３、フラクショナル設定値＝２００４６３で、発生数＝１の変動率１５４２０がある。

この例では、１次積分器の状態が１巡する周期（積分回数２６２１４４回）は約４００ｍｓｅｃである。フラクショナル設定値＝６１６８１および２００４６３では、約４００ｍｓｅｃ毎に異音が発生するが、それは、発生数＝１の変動率＝１５４２０に対応している。

フラクショナル設定値＝１５７２８６で発生する約２００ｍｓｅｃ毎の異音は、発生数＝２の変動率＝２６２１４に対応している。フラクショナル設定値＝１５７２８７で発生する約１３０ｍｓｅｃ毎の異音は、発生数＝３の変動率＝１７４７５に対応している。そして、フラクショナル設定値＝１５７２８８で発生する約５０ｍｓｅｃ毎の異音は、発生数＝８の変動率＝６５５３に対応している。

図６の計算結果は、図５の実態に合っていると言える。図５と図６を見比べて、例えば、閾値＝１０００以上の変動率で周期異音が発生すると判定できることが分かる。以下、周期異音を回避する例を挙げる。

図７は、周期異音を回避するフラクショナル設定値の例を示す図である。図７では、図５および図６のフラクショナル設定値のうち、フラクショナル設定値＝６９３９１を取り上げる。ΔΣＰＬＬ１０の出力すべき周波数に対応するフラクショナル設定値が６９３９１であることを想定する。この例では、周期異音が発生すると判定する閾値を１０００とする。

図７（ａ）は、フラクショナル設定値＝６９３９１について計算した変動率を示す。フラクショナル設定値＝６９３９１では、図５に示すとおり、約２００ｍｓｅｃ毎に異音が発生する。異音が発生することは、図７（ａ）の表題を除いて上から５行の剰余２に対応する、６行の商（＝変動率）３８５４によって判定できる。そこで、フラクショナル設定値を増減して、異音が発生しない値を探索する。

図７（ｂ）は、フラクショナル設定値を１増加した６９３９２について計算した変動率を示す。フラクショナル設定値＝６９３９２では、剰余（＝変動回数）３２の変動率２４０が最大値である。この値は、閾値より小さいので、周期異音は発生しないと判定できる。

図７（ｃ）は、フラクショナル設定値を１減少した６９３９０について計算した変動率を示す。フラクショナル設定値＝６９３９０では、剰余（＝変動回数）３６の変動率２１３が最大値である。この値は、閾値より小さいので、周期異音は発生しないと判定できる。

ΔΣＰＬＬ１０で出力すべき周波数の許容範囲を±０．００５％とすると、フラクショナル設定値の許容範囲は約±３である。図７（ｂ）のフラクショナル設定値＝６９３９２および図７（ｃ）のフラクショナル設定値＝６９３９０はいずれも、許容範囲に入る。よって、どちらもΔΣ変調器２に設定することができる。

以上説明したように、本実施の形態のΔΣＰＬＬ１０によれば、フラクショナルＮ周波数シンセサイザで、繰り上がりを発生する積算値とフラクショナル設定値の関係で発生する周期異音を回避することができる。

１フラクショナル設定部
２ ΔΣ変調器
３マルチモジュラス分周器
４電圧制御発振器（ＶＣＯ）
５ループフィルタ
６チャージポンプ（ＣＰ）
７位相周波数比較器（ＰＦＣ）
８基準周波数分周器
９基準周波数発振器
１０フラクショナルＮ周波数シンセサイザ（ΔΣＰＬＬ）
１１演算部
１２異音判定部

Claims

基準周波数と入力信号の位相周波数を比較して差を出力する位相周波数比較器と、
前記位相周波数比較器の出力に応答してクロック信号を出力する電圧制御発振器と、
前記基準周波数の周期ごとにフラクショナル設定値を加算して、積算値が最大値を超えたときに繰り上がり信号を発生するΔΣ変調器と、
前記基準周波数の周期ごとに前記ΔΣ変調器の繰り上がり信号が発生したときと発生しないときとで異なる分周数で前記電圧制御発振器のクロック信号を分周し、分周した信号を前記位相周波数比較器の入力信号とする分周器と、
前記ΔΣ変調器の繰り上がりが発生する最小値を被除数、前記フラクショナル設定値を除数とする除算の剰余を算出し、剰余が０でない場合に前回の除算の除数を被除数、前回の除算で求められた剰余の値を除数とする除算の商と剰余を算出することを、剰余の値が０になるまで繰り返す演算部と、
前記ΔΣ変調器に設定されるフラクショナル設定値について前記演算部で剰余が０になるまで前記除算の商と剰余を算出し、算出した商に閾値を超える値がある場合は、そのフラクショナル設定値で周期異音が発生すると判定し、算出した商に閾値を超える値がない場合は、そのフラクショナル設定値で周期異音が発生しないと判定する、異音判定部と、
前記異音判定部で周期異音が発生すると判定された場合に、前記電圧制御発振器で最終的に得られるクロック信号の周波数が定められた値を超えない範囲で、前記フラクショナル設定値を変化させ、変化させたフラクショナル設定値について、前記異音判定部で周期異音が発生しないと判定した場合に、前記変化させたフラクショナル設定値を前記ΔΣ変調器のフラクショナル設定値として設定するフラクショナル設定部と、
を備えるフラクショナルＮ周波数シンセサイザ。
前記フラクショナル設定部は、前記異音判定部で周期異音が発生すると判定された場合に、前記フラクショナル設定値を１ずつ増加または減少させて、順次、前記異音判定部で周期異音が発生するか否かを判定し、周期異音が発生しないと判定した場合に、そのフラクショナル設定値を前記ΔΣ変調器のフラクショナル設定値として設定する、請求項１に記載のフラクショナルＮ周波数シンセサイザ。
基準周波数と入力信号の位相周波数を比較して差を出力する位相周波数比較器と、
前記位相周波数比較器の出力に応答してクロック信号を出力する電圧制御発振器と、
前記基準周波数の周期ごとにフラクショナル設定値を加算して、積算値が最大値を超えたときに繰り上がり信号を発生するΔΣ変調器と、
前記基準周波数の周期ごとに前記ΔΣ変調器の繰り上がり信号が発生したときと発生しないときとで異なる分周数で前記電圧制御発振器のクロック信号を分周し、分周した信号を前記位相周波数比較器の入力信号とする分周器と、
を備えるフラクショナルＮ周波数シンセサイザが行うフラクショナルＮ周波数シンセサイザの設定方法であって、
前記ΔΣ変調器の繰り上がりが発生する最小値を被除数、前記フラクショナル設定値を除数とする除算の剰余を算出し、剰余が０でない場合に前回の除算の除数を被除数、前回の除算で求められた剰余の値を除数とする除算の商と剰余を算出することを、剰余の値が０になるまで繰り返す演算ステップと、
前記ΔΣ変調器に設定されるフラクショナル設定値について前記演算ステップで剰余が０になるまで前記除算の商と剰余を算出し、算出した商に閾値を超える値がある場合は、そのフラクショナル設定値で周期異音が発生すると判定し、算出した商に閾値を超える値がない場合は、そのフラクショナル設定値で周期異音が発生しないと判定する、異音判定ステップと、
前記異音判定ステップで周期異音が発生すると判定された場合に、前記電圧制御発振器で最終的に得られるクロック信号の周波数が定められた値を超えない範囲で、前記フラクショナル設定値を変化させ、変化させたフラクショナル設定値について、前記異音判定ステップで周期異音が発生しないと判定した場合に、前記変化させたフラクショナル設定値を前記ΔΣ変調器のフラクショナル設定値として設定するフラクショナル設定ステップと、
を備えるフラクショナルＮ周波数シンセサイザの設定方法。
前記フラクショナル設定ステップでは、前記異音判定ステップで周期異音が発生すると判定された場合に、前記フラクショナル設定値を１ずつ増加または減少させて、順次、前記異音判定ステップで周期異音が発生するか否かを判定し、周期異音が発生しないと判定した場合に、そのフラクショナル設定値を前記ΔΣ変調器のフラクショナル設定値として設定する、請求項３に記載のフラクショナルＮ周波数シンセサイザの設定方法。