JP2018504819A - 周波数分周器 - Google Patents

Abstract

可変周波数分周装置は、入力される信号の周波数を可変数Ｄで割って得られる信号を提供し、第１カウンタと、第２カウンタと、コントローラとを備える。第１カウンタは、第１クロック入力と、第１制御入力が第１状態にある場合は第１クロックのＰサイクル分を単一サイクルとし、第１制御入力が第２状態にある場合は第１クロックのＰ＋１サイクル分を単一サイクルとする第１出力とを有する。第２カウンタは、第１カウンタと直列であり第２クロック入力を有して、第２制御入力によって予め決定される整数であるＮサイクル分の第２クロックを単一サイクルとする第２出力を有する。コントローラは、Ｄ＝Ｎ＊Ｐ＋Ａとなる数Ａ個の第１クロックサイクルに亘り第１制御入力が第２状態にあるような、第１および第２制御入力を決定するとともに、得られる信号の「高」および「低」である累積時間がそれぞれ第２クロック入力の半サイクル以内に等しいＮおよびＡを選択する。【選択図】図１

Description

本発明は、周波数分周器、特に、位相ロックループ用の周波数合成器で使用されるものに限らず、デジタル無線送信機および受信機で同調用途のために使用される周波数分周器に関する。

無線通信では、さまざまな周波数の信号を周期的に合成することによって、異なる複数の所定チャネルを利用する送信機および受信機を同調させることができる必要がある。通常、この目的には位相ロックループ（ＰＬＬ）が使用される。周波数変更は、ＰＬＬのフィードバックループ内の可変カウント周波数分周器によって行われる。

ＰＬＬのフィードバックループ内で使用する、可変係数プリスケーラ（ＶＭＰ）を使用したプログラム可能な周波数分周器が知られている。しかしながら、出願人は、既知の装置は、通常、デューティーサイクルが非常に不均等になるので、ある状況下では問題となることを理解している。これは、エッジトリガ型位相検波器が使用される典型的なＰＬＬ自体では必ずしも問題ではないが、出願人は、この問題に対応することによって、結果として生じるクロック信号を他の目的に使用でき、別の専用クロックを提供する必要がなくなることを理解するに至った。

第１の態様から見ると、本発明は、入力される信号の周波数を可変数Ｄで割った結果として生じる信号を提供する可変周波数分周装置を提供するものであって、前記装置は、
第１クロック入力を有するとともに、第１制御入力が第１状態にある場合は前記第１クロックのＰサイクル分を単一のサイクルとし、前記第１制御入力が第２状態にある場合は前記第１クロックのＰ＋１サイクル分を単一のサイクルとする第１出力を有する第１カウンタと、
前記第１カウンタと直列であって第２クロック入力を有するとともに、第２制御入力によって予め決定される整数であるＮサイクル分の前記第２クロックを単一のサイクルとする第２出力を有する第２カウンタと、
Ｄ＝Ｎ＊Ｐ＋Ａとなる数Ａ個の第１クロックサイクルの間は前記第１制御入力が前記第２状態にあるような、前記第１制御入力および前記第２制御入力を決定するコントローラであって、結果として生じる前記信号の「高」および「低」である累積時間がそれぞれ前記第２クロック入力の半サイクル以内に等しいＮおよびＡを選択するコントローラと、を備える。

したがって、本発明によれば、周波数分周器は２段構成で実装され、クロック速度および出力に関して効率的であることと、ＤおよびＰの所与の値に対してＮおよびＡの値が奇数および偶数の整数の範囲から選択されて、より均一なデューティーサイクルを提供できることと、が当業者には理解できるであろう。これは、結果として生じるクロックを、デューティーサイクルが５０％に近くなくてはならないことを暗示する安定周波数クロックが必要な、回路の他の部分が使用できるので好都合である。可変周波数分周器を一台使う簡単な実装でこれを達成することはできない。

一連の実施形態において、前記分周器は結果として生じる前記信号を、前記周波数の二倍の周波数を有するクロック信号に変換する装置をさらに備える。周波数倍増は、前記第２カウンタの出力に同期する、より高い周波数クロックを提供することになり、これは、周波数分周器構成が組み込まれる回路の他の部分に役立つことが判明しているので好都合である。

一連の実施形態において、前記コントローラは、ルックアップテーブルを使用し、Ｄの値に基づいてＮおよびＡの値を決定するように構成される。こうすれば、任意の所与の状況に対してそれぞれの値を最適化し、したがって５０％に近いデューティーサイクルを達成することができる。一部の実施形態では、５０％から０．５％未満の偏差しかないデューティーサイクルを達成することができる。これは、典型的に５％のデューティーサイクル変動がある先行技術の実装と対照的である。

出願人は、伸長されたパルスの配置が重要である場合があるとさらに理解するに至り、したがって一連の実施形態において、ルックアップテーブルは、サイクル動作のどの部分で１つ以上の伸長されたパルスを配置するのかも指定する。一連の実施形態において、例えば、前記伸長されたパルスは、少なくともいくつかの分割値について、前記出力クロックの最短の半サイクルに配置される。この配置は、Ｎが奇数であり、Ａが、この配置から生じるデューティーサイクル誤差のバランスをとるのに十分な高さであるときに行うことができる。Ａがデューティーサイクル誤差のバランスをとるのに十分な高さでない場合、Ｎを１だけ減少する（それによってＮを偶数にする）とともにＡをＰだけ増加することができる。Ｎが偶数であれば、前記伸長されたパルスは出力クロックの前半サイクルおよび後半サイクルに均等に配置できる。

出願人は、このような手法がそれ自体で新規的および進歩的であることを理解するに至り、これを第２の態様から見ると、本発明は、入力される信号の周波数を可変数Ｄで割った結果として生じる信号を提供する可変周波数分周装置を提供するものであって、前記装置は、
第１クロック入力を有するとともに、第１制御入力が第１状態にある場合は前記第１クロックのＰサイクル分を単一のサイクルとし、前記第１制御入力が第２状態にある場合は前記第１クロックのＰ＋１サイクル分を単一のサイクルとする第１出力を有する第１カウンタと、
前記第１カウンタと直列であって第２クロック入力を有するとともに、第２制御入力によって予め決定される整数であるＮサイクル分の前記第２クロックを単一のサイクルとする第２出力を有する第２カウンタと、
Ｄ＝Ｎ＊Ｐ＋Ａとなる数Ａ個の第１クロックサイクルの間は前記第１制御入力が前記第２状態にあるような、前記第１制御入力および前記第２制御入力を決定するコントローラであって、前記第２カウンタのサイクル動作のどこで、前記第１制御入力が、結果として生じる前記信号の「高」および「低」である累積時間がそれぞれ前記第２クロック入力の半サイクル以内に等しい前記第２状態になるのかを決定するコントローラと、を備える。

本発明は、本発明のいずれかの態様に係る周波数分周器を備える位相ロックループにまで及ぶ。一連の実施形態において、前記位相ロックループは、デジタル無線送信機または受信機で使用される。

次に、ほんの一例として、添付図面を参照しながら本発明の実施形態を説明する。

本発明が適用される位相ロックループの概略図である。 本発明の実施形態に係る周波数分周器のより詳細な図である。 周波数分周器の考えられる動作を示すタイミング図であり、（ａ）は従来構成の周波数分周器のもの、（ｂ）は本発明の実施形態に係る周波数分周器のものである。 単純化したパラメータおよび修正したパラメータから作成した、本発明の実施形態に係るマッピングを示すルックアップテーブルである。 チャネル数に対するデューティーサイクル（総数に関係する）のプロットであり、（ａ）は図４の単純化したパラメータについて、（ｂ）は図４の修正したパラメータについてのものである。 図４のテーブルの第１行に対応するタイミング図を２つに分けてそれぞれの半分を示した図である。

本発明を適用できる従来のＮ位相ロックループ（ＰＬＬ）の一部を図１に示す。任意のＰＬＬと同様に、このＰＬＬは低域通過フィルタ１０６を介し位相検波器１０４によって制御される電圧制御発振器（ＶＣＯ）１０２を基にしている。位相検波器１０４は、ＶＣＯ１０２の周波数に小さな調整を生じさせ、フィードバックされた信号の位相（したがって周波数）を基準クロックＣＫ＿ＲＥＦと整合させる。なお、ＶＣＯ１０２は出力周波数ＣＫ＿ＯＵＴで動作している。

可変係数プリスケーラ（ＶＭＰ）回路１０８を使用することによって、別の分周器モジュール１１０から受信する制御信号に応じて、ＰまたはＰ＋１で周波数を割り、分周器モジュール１１０は、位相検波器１０４に信号を送る前に別の整数Ｎで周波数を割る。したがって、ＶＣＯ１０２の周波数はＦ_ｒｅｆ＊Ｎ＊（ｎＰ＋ｍ（Ｐ＋１））となるように制御され、Ｆ_ｒｅｆは基準水晶周波数であってｎおよびｍは所与の期間中にカウントＰおよびＰ＋１がそれぞれ発生する相対的割合である。

分周器モジュール１１０は、シグマ‐デルタ変調器（ＳＤＭ）１１２によって制御され、ＰカウントおよびＰ＋１カウントの上述された相対的割合を決定することによって、正確な周波数を決定する。この回路には、３２ＭＨｚ（基準周波数Ｆ_ｒｅｆ）の各ステップに対応してＳＤＭ１１２から不可避的に生じる量子化雑音がある。

正確に分割された平均周波数信号は位相検波器１０４に送られ、位相検波器１０４は、分周器１１０からの信号と基準クロック入力信号ＣＫ＿ＲＥＦとの間に何らかの不一致があればＶＣＯ１０２を制御する出力信号を生成する。分割されたクロックはエッジトリガ位相検波器への入力として使用されるので、そのデューティーサイクルは厳密なものではない。しかし、通常は５０％から著しく異なるだろう。

図２は本発明に従って使用される周波数分周装置をより詳細に示す。全体的な周波数分割は２つのモジュール間で分けられる。第１モジュールは、可変係数を有し制御信号Ｃ＿Ｐに応じてＰまたはＰ＋１で割ることができるプリスケーラ１０８である。プリスケーラ１０８は非同期カウンタまたはリップルカウンタであろうが、これは必須ではない。第２モジュールはカウンタ１１０であって、分割されたクロックに作用し、制御入力Ｃ＿Ｎによって決定される数Ｎで割る同期カウンタであってもよい。したがって、結果として生じる周波数分割はＮ＊Ｐ＋Ａとして表すことができ、Ａは、１つの出力サイクルの間に何回ＶＭＰ１０８がＰ＋１で割ったかを表す。また、ＤＩＶＮモジュール１１０はＶＭＰ１０８に制御入力Ｃ＿Ｐを提供する。

ＶＭＰ１０８のための入力クロックＣＫ＿Ｉは、ＶＣＯ１０２の出力によって提供される（図１を参照）。ＶＭＰ１０８は、中間クロックＣ＿ＩＮＴを生成し、ＤＩＶＮモジュール１１０に渡す。ＤＩＶＮモジュールからの出力は、位相検波器１０４（図１）に渡されるクロック信号ＣＫ＿Ｏ１、および、ＣＫ＿Ｏ１の二倍の周波数であって集積回路での別の目的に使用される第２クロック出力ＣＫ＿Ｏ２である。外部出力クロックＣＫ＿Ｏ２は、非常に安定した周波数を有することを要求される。これは、ＣＫ＿Ｏ１がつねに５０％に非常に近いデューティーサイクルを有する要件と同等である。図示したタイプの分割型周波数分周器を標準のまま実装しただけでは、この要件を達成できない。しかし、Ｎ、Ｐ、およびＡの値を適切に選択することによって、図３に示すように、この要件を達成できる。

図３（ａ）は、図２に示されるタイプの分割型周波数分周器を従来のように実装し総分割カウント２０を与える架空のものを示す。一番上の線図ＣＫ＿ＩはＶＣＯ１０２によって提供される初期入力周波数である。この例では、Ｐの値は４であると解釈され、したがってプリスケーラ１０８は、ＣＫ＿Ｉを４で割るように設定されるので、ＣＫ＿Ｉの４分の１の周波数である２番目の線図ＣＫ＿ＩＮＴを生じさせる。総分割カウント２０を達成するために、分周器１１０は５（つまり、Ｎ＊Ｐ＝２０となるようにＮ＝５）で割るように設定される。総カウント２０を達成することは、Ａ＝０となるように何か追加の数を加算する必要はない。言い換えると、この例では、プリスケーラ１０８で固定数が使用される。つまり、制御信号Ｃ＿Ｐ（３番目の線図）は図示した期間中「低」に維持される。

ＤＩＶＮモジュール１１０の５での分割は、カウンタをＣ＿Ｎ−１＝４に設定し、０までカウントダウンすることによって実施される。結果として生じるクロック信号Ｃ＿Ｏ１は５番目の線図に示してある。これを見ると、クロック出力信号ＣＫ＿Ｏ１は、ＤＩＶＮモジュール１１０がクロック動作するＣＫ＿ＩＮＴ信号の２サイクルに亘り「高」であり、３サイクルに亘り「低」である。言うまでもなく、それぞれの半サイクルの長さは、奇数で割るときに不可避であるように不等であるが、エッジトリガ位相検波器１０４の目的では問題ない。

最後の線図は二倍周波数出力クロックＣＫ＿Ｏ２である。これは、どこで出力が上昇するのかまたは下降するのかという内部状態を定義することによって実現される。この例では、ＣＫ＿Ｏ２出力は、ＣＫ＿Ｏ１出力が（低から高または高から低へ）遷移するときはつねに「高」になり、ＣＫ＿ＩＮＴの１サイクル後に再び「低」になるように設定される。図３（ａ）の５番目の線図から分かるように、瞬間的な周波数はあるサイクルと次のサイクルとは非常に異なるが、実際にはＣＫ＿Ｏ１の二倍の平均周波数を有する信号を生じさせる。ＣＫ＿Ｏ２における１番目のサイクルはＣＫ＿Ｉにおける８サイクルに相当し、２番目のサイクルはＣＫ＿Ｉの１２サイクルに相当する。この信号は、装置内のどこか別の場所にあって、非常に安定した周波数を必要とする別の用途での使用には適さないであろう。

図３（ｂ）は、本発明に従ってプリスケーラ１０８が５までカウントしＤＩＶＮモジュール１１０が４までカウントするように設定することによって、同じ分割カウント２０がどのようにして達成できるのかを示す。前述のように、一番上の線図ＣＫ＿ＩはＶＣＯ１０２によって提供される初期入力周波数である。プリスケーラ１０８にＣＫ＿Ｉを５で割らせるために、制御信号Ｃ＿Ｐ（図３（ｂ）の３番目の線図）は、図示した期間中「高」に維持され、プリスケーラ１０８にＰ＋１＝５までカウントさせる。つまり、４（＝Ｎ）個の余分なＣＫ＿Ｉサイクルがあり、したがってＡ＝Ｎ＝４である。この結果、各ＣＫ＿ＩＮＴサイクルでＣＫ＿Ｉの余分なサイクル分は信号が「低」に保持されるので平均周波数がＣＫ＿Ｉの５分の１の周波数である、図３（ｂ）の２番目の線図ＣＫ＿ＩＮＴを生じさせる。

同じ総分割カウント２０を達成するために、ＤＩＶＮ分周器モジュール１１０は、このとき４で割るように設定される。ＤＩＶＮモジュール１１０による４での分割は、プリスケーラカウントＣＫ＿ＩＮＴの４周期ごとに、制御信号Ｃ＿Ｎ（４番目の線図）を「高」から「低」へ（または逆に）切り替えることによって実施される。結果として生じるクロック信号Ｃ＿Ｏ１は５番目の線図に示してある。これを見ると、クロック出力信号ＣＫ＿Ｏ１は、ＤＩＶＮモジュール１１０がクロック動作するＣＫ＿ＩＮＴ信号の２サイクルに亘り「高」であり、２サイクルに亘り「低」である。今度は、それぞれの半サイクルの長さは等しい。

二倍周波数出力クロックＣＫ＿Ｏ２は同じように導出される。つまり、ＣＫ＿Ｏ１出力が遷移するときはつねに「高」になり、ＣＫ＿ＩＮＴの１サイクル後に再び「低」になる。図３（ｂ）の５番目の線図から分かるように、この場合もＣＫ＿Ｏ１の二倍の平均周波数を有するＣＫ＿Ｏ２信号を生じさせるが、今度は、クロック期間が、あるサイクルと次のサイクルとは全く同じである。この信号は、非常に安定した周波数を必要とする別の用途での使用に適するであろう。

上述した例は相対的に単純なものであるが、本発明に従って所与のＰの値についてのＮおよびＡの相対的な値を調整して著しくより均一なデューティーサイクルを示す原理を明確に説明している。やはりカウントに応じてＣ＿Ｐパルスを配置する、より現実的な例は、図４の表から見ることができる。

図４は、Ｐの値＝８について１３７から１６８の範囲の総カウント（したがって分割）をどのようにして達成できるのかを示す。これらによって３２の異なるカウントを設定できる。上記説明のように、ＮはＤＩＶＮモジュール１１０によって適用されるカウントである。Ａは、出力クロックＣＫ＿Ｏ１の各サイクル中に利用される、伸長された（「Ｐ＋１」）サイクルの数である。

「Ｎ」および「Ａ」とそれぞれヘッダが付けられた図４の左側の２列は、単純な「従来の」実装に従うと、３列目にある、総カウント＝Ｎ＊Ｐ＋Ａである必要な総カウントがどのようにして作り出されるのかを示す。この場合は、Ｎとして最も可能性の高い値を選択し、ＡをＰ（この場合８）に達するまで徐々に増加する、次いでＮを増分しまた同じ操作をするという単純な循環パターンに従う。この典型的な実装では、Ａは「１〜８」の範囲から選択される。しかし、Ａが「０〜７」の範囲になるように設定される実装も同様に利用できる。なお、この論理的な実装が使用される場合、結果として生じる信号のデューティーサイクルは図５（ａ）に示すように著しく変動する。

他方、４列目および５列目は、これらの値を本発明に従って修正したＮ’およびＡ’を示す。全般的に、Ｎ’はＮ以下であり、結果的にＡ’はＡ以上である（Ｎ’＝Ｎ−１のとき、Ａ’＝Ａ＋Ｐ）ことが分かる。総カウント値の多くについてＮ’およびＡ’はそれぞれＮおよびＡと同じであるが、全体として、これらの列によれば、「自動的な」方式から逸脱し総カウントごとに特定の値を与えることによって、および、以下で説明するようにＣ＿Ｐパルスの配置を指定することによって、右側の列および図５（ｂ）に示したように、デューティーサイクルを５０％に非常に近くすることができることが分かる。実際、元の方式と比較すると、デューティーサイクルの変動は約５％ｐｐから約０．４％ｐｐに削減されている。

出願人は、プリスケーラ１０８およびＤＩＶＮモジュール１１０によって適用されるカウントに対する調整だけではなく、伸長されたパルスを賢明に配置することによって、つまり、Ｃ＿Ｐ信号パルスをどの時点で印加するかを適切に選択することによって、より均一なデューティーサイクルを達成することができることもさらに理解するに至った。これは、「状態Ｃ＿Ｐ開始」と題する図４の６列目に示されている。

図６の（ａ）および（ｂ）を追加で参照しながら、１行目（総カウントが１３７）を例にとると、ＤＩＶＮカウンタ１１０はＮ−１から０にカウントダウンするので、カウントは１５で開始し、この時点でＣ＿Ｐ信号は「低」であるので、ＤＩＶＮ出力（ＣＫ＿ＩＮＴ）の１サイクルに亘りＶＭＰは（Ｐに等しい）８をカウントする。これと同じことが、カウントが１４および１３のときも繰り返される。その後、ＤＩＶＮカウンタが次の値、つまり図４の６列目に示されるように１２になると、Ｃ＿Ｐ信号は、Ａ’＝９なのでＤＩＶＮ出力（ＣＫ＿ＩＮＴ）の次の９サイクルに亘り「高」になる。したがって、これらの９サイクルに亘りＶＭＰは（Ｐ＋１に等しい）９をカウントする。ＣＫ＿ＩＮＴの残りの４サイクルに亘り、Ｃ＿Ｐ信号は「低」となってＶＭＰカウントが再び（Ｐに等しい）８になる。したがって、総カウントは下記になる。
総カウント＝３＊８＋９＊９＋４＊８＝１３７

この例では、Ｃ＿ＰパルスがＣＫ＿Ｏ１サイクルの前半および後半に及ぶことが理解されるであろう。ＮおよびＡを選択すると、６９パルスが「高」である（図４の最後から２番目の列）ので、デューティーサイクルは６９／１３７＝５０．４％となる。

総カウント＝１４１の行を使用する（タイミング図には示されていない）別の例では、Ｎ’＝１７およびＡ’＝５である。ＤＩＶＮカウンタ１１０は（Ｎ’−１に等しい）１６からカウントダウンし、この時点でＣ＿Ｐ信号は「低」であるので、ＤＩＶＮ出力の各サイクルに亘りＶＭＰは（Ｐに等しい）８をカウントする。この場合、Ｃ＿Ｐは、ＤＩＶＮ出力（ＣＫ＿ＩＮＴ）の１０サイクルに亘り「低」のままとなる。ＤＩＶＮカウンタが、図４の６列目に示された６になると、Ｃ＿Ｐ信号は、Ａ’＝５なのでＤＩＶＮ出力（ＣＫ＿ＩＮＴ）の次の５サイクルに亘り「高」になる。したがって、これらの５サイクルに亘りＶＭＰは（Ｐ＋１に等しい）９をカウントする。ＣＫ＿ＩＮＴの残りの２サイクルに亘り、Ｃ＿Ｐ信号は「低」となってＶＭＰカウントが再び（Ｐに等しい）８となる。したがって、総カウントは下記となる。
総カウント＝１０＊８＋５＊９＋２＊８＝１４１

この例では、Ｃ＿ＰパルスがＣＫ＿Ｏ１サイクルの後半側にわずかに片寄ることが理解されるであろう。この場合、７１パルスが「高」であるので、デューティーサイクルは７１／１４１＝５０．４％となる。

最後に、（やはりタイミング図には示されていない）総カウント＝１４６の行を使用すると、Ｎ’＝１８およびＡ’＝２である。ＤＩＶＮカウンタ１１０は（Ｎ’−１に等しい）１７からカウントダウンし、この時点でＣ＿Ｐ信号は「低」であるので、ＤＩＶＮカウンタの各サイクルに亘りＶＭＰは（Ｐに等しい）８をカウントする。この場合、Ｃ＿Ｐは、ＤＩＶＮ出力（ＣＫ＿ＩＮＴ）の８サイクルに亘り「低」のままとなる。ＤＩＶＮカウンタが、図４の６列目に示された９になると、Ｃ＿Ｐ信号は、Ａ’＝２なのでＤＩＶＮ出力（ＣＫ＿ＩＮＴ）の次の２サイクルに亘り「高」になる。したがって、これらの２サイクルに亘りＶＭＰは（Ｐ＋１に等しい）９をカウントする。ＣＫ＿ＩＮＴの残りの１０サイクルに亘り、Ｃ＿Ｐ信号は「低」となってＶＭＰカウントが再び（Ｐに等しい）８となる。したがって、総カウントは下記となる。
総カウント＝８＊８＋２＊９＋８＊８＝１４６

この例では、Ｃ＿ＰパルスがＣＫ＿Ｏ１サイクルの前半および後半に等しくまたがる。この場合、７３パルスが「高」であるので、デューティーサイクルは７３／１４６＝５０．０％となる。

元の自動的な方式と本発明に係る装置との比較を、それぞれ図５の（ａ）および（ｂ）に示す。

ＮからＮ’へおよびＡからＡ’へ修正する固有のマッピング、および（状態Ｃ＿Ｐ開始列に示した）ＣＫ＿Ｏ１サイクル内の配置を総カウントの値ごとに示しているが、この固有のマッピングおよび配置は単なる例にすぎず、異なるマッピングおよび配置が、例えばＰの異なる値および総カウントについて適用することもできる。重要なのは、各カウントの値ごとに固有のマッピングおよび配置を提供する（ルックアップテーブルの形をとってもよい）ことによって、好都合な５０％近くのデューティーサイクルを達成できることである。

Claims (12)

1. 入力される信号の周波数を可変数Ｄで割った結果として生じる信号を提供する可変周波数分周装置であって、前記装置は、
   第１クロック入力を有するとともに、第１制御入力が第１状態にある場合は前記第１クロックのＰサイクル分を単一のサイクルとし、前記第１制御入力が第２状態にある場合は前記第１クロックのＰ＋１サイクル分を単一のサイクルとする第１出力を有する第１カウンタと、
   前記第１カウンタと直列であって第２クロック入力を有するとともに、第２制御入力によって予め決定される整数であるＮサイクル分の前記第２クロックを単一のサイクルとする第２出力を有する第２カウンタと、
   Ｄ＝Ｎ＊Ｐ＋Ａとなる数Ａ個の第１クロックサイクルの間は前記第１制御入力が前記第２状態にあるような、前記第１制御入力および前記第２制御入力を決定するコントローラであって、結果として生じる前記信号の「高」および「低」である累積時間がそれぞれ前記第２クロック入力の半サイクル以内に等しいＮおよびＡを選択するコントローラと、を備える
   ことを特徴とする、可変周波数分周装置。
2. 結果として生じる前記信号を、前記周波数の二倍の周波数を有するクロック信号に変換する装置をさらに備える
   ことを特徴とする、請求項１に記載の可変周波数分周装置。
3. 前記コントローラは、ルックアップテーブルを使用し、Ｄの値に基づいてＮおよびＡの値を決定するように構成される
   ことを特徴とする、請求項１または２に記載の可変周波数分周装置。
4. 前記ルックアップテーブルは、サイクル動作のどの部分で１つ以上の伸長されたパルスを配置するのかも指定する
   ことを特徴とする、請求項３に記載の可変周波数分周装置。
5. 前記伸長されたパルスは、少なくともいくつかの分割値について、前記出力クロックの最短の半サイクルに配置される
   ことを特徴とする、請求項４に記載の可変周波数分周装置。
6. 前記伸長されたパルスは、Ｎが偶数であれば、前記出力クロックの前半サイクルおよび後半サイクルに均等に配置される
   ことを特徴とする、請求項４または５に記載の可変周波数分周装置。
7. 入力される信号の周波数を可変数Ｄで割った結果として生じる信号を提供する可変周波数分周装置であって、前記装置は、
   第１クロック入力を有するとともに、第１制御入力が第１状態にある場合は前記第１クロックのＰサイクル分を単一のサイクルとし、前記第１制御入力が第２状態にある場合は前記第１クロックのＰ＋１サイクル分を単一のサイクルとする第１出力を有する第１カウンタと、
   前記第１カウンタと直列であって第２クロック入力を有するとともに、第２制御入力によって予め決定される整数であるＮサイクル分の前記第２クロックを単一のサイクルとする第２出力を有する第２カウンタと、
   Ｄ＝Ｎ＊Ｐ＋Ａとなる数Ａ個の第１クロックサイクルの間は前記第１制御入力が前記第２状態にあるような、前記第１の制御入力および前記第２制御入力を決定するコントローラであって、前記第２カウンタのサイクル動作のどこで、前記第１制御入力が、結果として生じる前記信号の「高」および「低」である累積時間がそれぞれ前記第２クロック入力の半サイクル以内に等しい前記第２状態になるのかを決定するコントローラと、を備える
   ことを特徴とする、可変周波数分周装置。
8. サイクル動作のどの部分で１つ以上の伸長されたパルスを配置するのかを指定するルックアップテーブルを備える
   ことを特徴とする、請求項７に記載の可変周波数分周装置。
9. 前記伸長されたパルスは、少なくともいくつかの分割値について、前記出力クロックの最短の半サイクルに配置される
   ことを特徴とする、請求項８に記載の可変周波数分周装置。
10. 前記伸長されたパルスは、Ｎが偶数であれば、前記出力クロックの前半サイクルおよび後半サイクルに均等に配置される
    ことを特徴とする、請求項８または９に記載の可変周波数分周装置。
11. 請求項１乃至請求項１０のいずれかに記載の周波数分周装置を備える
    ことを特徴とする位相ロックループ。
12. 請求項１１に記載の位相ロックループを備える
    ことを特徴とするデジタル無線送信機またはデジタル無線受信機。