JP2005277665A - Ｐｌｌシンセサイザ - Google Patents

Abstract

【課題】ＰＬＬシンセサイザのリファレンススプリアスを低減し、ロックアップタイムを短縮する。
【解決手段】プリスケーラ９の後段に１／２固定分周器１０を挿入することで、メインカウンタ１２とスワロウカウンタ１１に入力される信号の周波数を１／２にして、Ａ値及びＮ値を１／２として動作させる。このとき、Ａ値またはＮ値が奇数の場合に動作ができないことから、１／２固定分周器１０の出力の立ち上がりエッジと立ち下がりエッジの両方をカウントして、Ａ値またはＮ値が奇数の場合にも、メインカウンタ１２とスワロウカウンタ１１に入力信号の周波数を１／２にし、可変分周器１３の分周比を変えることなくカウンタ回路２５から発生するデジタルノイズを低減することができる。
【選択図】図１

Description

本発明は、ＰＬＬシンセサイザに関するものである。

周波数シンセサイザの構成法は各種の方法が知られており、特に集積回路の発達により位相同期ループを用いた構成法がよく用いられる。多数の通信チャネルを有する移動通信装置では、図５に示すように電圧制御発振器（以下、ＶＣＯという）５と、可変分周器１３と、基準信号発生器１とを用いて位相同期ループを構成し、可変分周器１３の分周数を選択して必要な通信チャネル周波数を発生させる。

位相同期ループを用いた周波数シンセサイザでは、ＶＣＯ５の出力信号を可変分周器１３で分周した出力信号であるＦＤＩＶ７の位相と、基準信号発生器１から生成した基準信号（以下、Ｆrefという）６の位相を位相比較器（ＰＤ）２で比較し、その位相差に応じたパルス幅の電圧パルスが位相比較器２からチャージポンプ（ＣＰ）３に送られる。チャージポンプ３は位相比較器２の出力に応じて電圧もしくは電流を出力する。このチャージポンプ３の出力はループフィルタ４により積分され、ＶＣＯ５の周波数制御端子に印加している。

発振周波数の高い周波数シンセサイザを実現する方法として、２つの分周数（Ｐ，（Ｐ＋１）：Ｐは整数）を持つプリスケーラ９を用いて位相同期ループの可変分周器１３を構成するパルススワロウ方式が提案されている。この方式を用いることにより、任意の分周回路が実現できるので、位相比較を行う基準周波数を可変することなく発振周波数の高い周波数シンセサイザを実現できる。

図６，図７に、従来のＰＬＬシンセサイザの動作タイミングを示す。可変分周器１３の分周比であるＭ値は、図６ではＭ＝２６、図７ではＭ＝２９の場合を示している。ＶＣＯ５の出力信号は、プリスケーラ９へ入力され、そこではスワロウカウンタ１１の出力信号に応じてＰもしくは（Ｐ＋１）分周される。プリスケーラ９の出力はスワロウカウンタ１１へ導かれ、スワロウカウンタ１１はプリスケーラ９の出力の立ち上がりエッジの数をカウントし、Ａ個の立ち上がりエッジを数え終えるとプリスケーラ９への制御信号の出力を行う。

また、プリスケーラ９の出力はメインカウンタ１２へも導かれ、メインカウンタ１２はプリスケーラ９の出力の立ち上がりエッジの数をカウントし、Ｎ個の立ち上がりエッジを数え終えるとカウント終了の出力であるＦＤＩＶ７を出力する。それと同時にスワロウカウンタ１１及びメインカウンタ１２へ新たにカウント数が設定される。この結果、可変分周器１３の分周比は以下の（数１）にて表される。
（数１）
Ｍ値＝Ｐ×Ｎ＋Ａ
よって、ＶＣＯ５の出力周波数（ＦＶＣＯ）８は基準周波数（Ｆref）６を用いて以下の（数２）にて表される。
（数２）
ＦＶＣＯ ＝{(Ｐ×Ｎ)＋Ａ}×Ｆref
チャージポンプ３の出力は、たとえ入出力の位相差がなかったとしても位相比較のたびに短い時間だが信号を発生し、それによって搬送波に対して±ωrefの側帯波成分が現れる。これらの側帯波はリファレンススプリアスと呼ばれ、その大きさはωrefに反比例する。これを除去するためにループフィルタ（ＬＰＦ）４の中に大容量の容量素子を使う必要がある。
特開２００２−２９０２３５号公報

しかしながら、このような構成の周波数シンセサイザのスワロウカウンタ１１，メインカウンタ１２のようなＣＭＯＳを用いたロジック回路において、入力信号の周波数に応じたデジタルノイズが発生し、他ブロックに影響を及ぼし特性を劣化させていた。そのためプリスケーラ９をカウンタ回路の前段に設置し、信号を低い周波数に分周した後にカウンタ回路に入力する必要があった。そのため（数２）におけるＰを大きくする必要があり、基準周波数（Ｆref）６を低く設定しなければならず、リファレンススプリアスを低減するためにループフィルタ４の中に大容量の容量素子を使う必要があり、ロックアップタイムが長くなる等の特性劣化を引き起こすという問題があった。

本発明は、前記従来技術の問題を解決することに指向するものであり、リファレンススプリアスを低減し、ロックアップタイムが短縮できるＰＬＬシンセサイザを提供することを目的とする。

この目的を達成するために、本発明に係るＰＬＬシンセサイザは、基準信号と可変分周器の出力信号を入力して入力信号の位相差に応じた出力をする位相比較器と、位相比較器の出力信号を入力して入力信号に応じた電流もしくは電圧の出力をするチャージポンプと、チャージポンプの出力信号を入力して、入力信号を積分して出力するループフィルタと、ループフィルタの出力信号を入力して入力信号に応じた周波数を出力する電圧制御発振器と、電圧制御発振器の出力信号と整数分周比信号を入力して電圧制御発振器からの入力信号周波数を１／Ｍとした出力信号を出力する可変分周器とを有するＰＬＬシンセサイザであって、可変分周器は、Ｐまたは（Ｐ＋１）分周するプリスケーラと、プリスケーラの出力信号を２分周する１／２固定分周器と、カウンタ回路とを備えて、カウンタ回路を、１／２固定分周器の出力を切り替えるセレクタ回路と、セレクタ回路の出力信号のＡ個までをカウントするスワロウカウンタと、セレクタ回路の出力信号のＮ個までをカウントするメインカウンタとで構成し、カウンタ回路により１／２固定分周器の出力信号の立ち上がりと立ち下がりの両方をカウントして出力することを特徴とする。

また、可変分周器を、電圧制御発振器の出力信号を入力してＰまたは（Ｐ＋１）分周するプリスケーラと、プリスケーラからの入力信号の周波数を１／２にして振幅が反転した差動信号を出力する差動１／２固定分周器と、差動１／２固定分周器の２つの出力信号を整数分周比に基づいてカウントするカウンタ回路とで構成したこと、さらに、カウンタ回路を、整数分周比に基づいて信号を出力するＡ値コントローラと、整数分周比に基づいて信号を出力するＮ値コントローラと、整数分周比に基づいて信号を出力するセレクタコントローラと、差動１／２固定分周器の２つの出力信号のうちセレクタコントローラの出力信号に基づいて１つの出力信号を選択する第１のセレクタと、差動１／２固定分周器の２つの出力信号のうちセレクタコントローラの出力信号に基づいて１つの出力信号を選択する第２のセレクタと、第１のセレクタからの出力信号をＡ個までカウントするスワロウカウンタと、第２のセレクタからの出力信号をＮ個までカウントするメインカウンタとで構成したこと、さらに、電圧制御発振器と可変分周器の間に、１つ以上の１／２固定分周器を備えたこと、プリスケーラのＰまたは（Ｐ＋１）分周する分周比に代えて、３つ以上の分周比を切り替える構成としたことを特徴とする。

前記構成によれば、カウンタ回路に入力された周波数を従来と同じにし、デジタルノイズを低減しつつ可変分周器の出力する周波数を上げ、ループフィルタの容量値を下げてリファレンススプリアスの増大を抑えつつロックアップタイムを短くできる。

以上説明したように、本発明によれば、可変分周器の出力する周波数の分周比を変えることなくカウンタ回路のデジタルノイズによる特性劣化を低減でき、またデジタルノイズやリファレンススプリアスを抑えつつ、ロックアップタイムを短くすることができるという効果を奏する。

以下、図面を参照して本発明における実施の形態を詳細に説明する。

図１は本発明の実施の形態１におけるＰＬＬシンセサイザの概略構成を示す図である。ここで、前記従来例を示す図５において説明した構成部材に対応し実質的に同等の機能を有するものには同一の符号を付してこれを示す。本実施の形態１における基本的な概念として、従来例の図５の構成に比べ、プリスケーラ９の後段に１／２固定分周器１０を挿入することで、メインカウンタ１２とスワロウカウンタ１１に入力される信号の周波数を１／２にして、Ａ値及びＮ値を１／２とすることによって同等の動作をさせるものである。

しかしながら、Ａ値またはＮ値が奇数の場合には同等の動作ができないという問題が発生することから、本実施の形態１では、１／２固定分周器１０の出力の立ち上がりエッジと立ち下がりエッジの両方をカウントできるようにして、Ａ値またはＮ値が奇数の場合でも、メインカウンタ１２とスワロウカウンタ１１に入力される信号の周波数を１／２にして、デジタルノイズを低減し従来と同等の動作ができる。

また、本実施の形態１における主要回路の構成において、図１に示すように、ＶＣＯ５の出力周波数（ＦＶＣＯ）８を４もしくは５分周するプリスケーラ９と、４もしくは５分周するプリスケーラ９の出力信号周波数を１／２して振幅が反転した信号を出力する１／２固定分周器１０と、Ｐosi信号２０とＮega信号２１のうち整数分周比１４に基づいてメインカウンタ１２とスワロウカウンタ１１のいずれか１つを選択して出力するセレクタ回路２２と、Ａ値をカウントするスワロウカウンタ１１と、Ｎ値をカウントするメインカウンタ１２から構成されている。

図１に示す本実施の形態１のＰＬＬシンセサイザの構成では、可変分周器１３で用いられる１／２固定分周器１０の出力Ｄutyが５０％であることが必要条件となる。しかし図１に示すＰＬＬシンセサイザでは、可変分周器１３で用いられる１／２固定分周器１０の出力は片相出力になっているため、実際の回路では信号の立ち上がり時間と立ち下がり時間に微小な差が生じてしまう。このため、１／２固定分周器１０の出力Ｄutyが５０％からずれてしまい、特性劣化を招いてしまう。

図２は本発明の実施の形態２におけるＰＬＬシンセサイザの概略構成を示す図である。本実施の形態２においては、実施の形態１の可変分周器１３で用いられた１／２固定分周器１０を、差動１／２固定分周器２４へ変更している。この結果、差動１／２固定分周器２４の２つの出力信号は両方とも立ち上がりだけを信号として利用できるため、立ち上がり時間と立ち下がり時間の差は完全に無視できるようになり、期待した特性が得られる。

図２に示す本実施の形態２の動作を説明する。スワロウカウンタ１１はプリスケーラ９の分周比を制御するものであり、スワロウカウンタ１１がプリスケーラ９の出力信号のパルスをカウントしている間はプリスケーラ９は５分周で動作し、スワロウカウンタ１１がＡ個のパルスをカウントするとプリスケーラ９は４分周で動作する。メインカウンタ１２はプリスケーラ９の出力信号をＮ個カウントするとＬＯＡＤ信号２３を出力する。Ｍ値としては２進法の７ビットを入力して上位５ビットがＮ値となり下位２ビットがＡ値となる。

セレクタコントローラ１９は、Ａ値の下位１ビットが０の場合は第１のセレクタ１５がＰosi信号２０を選択するように制御信号を第１のセレクタ１５に出力し、Ａ値の下位１ビットが１の場合はＮega信号２１を選択するように制御信号を第１のセレクタ１５に出力する。また、セレクタコントローラ１９は、Ｎ値の下位１ビットが０の場合は第２のセレクタ１６がＰosi信号２０を選択するように制御信号を第２のセレクタ１６に出力し、Ｎ値の下位１ビットが１の場合はＮega信号２１を選択するように制御信号を第２のセレクタ１６に出力する。

さらに、セレクタコントローラ１９は、Ａ値の下位１ビットが１であり、かつメインカウンタ１２の出力であるＬＯＡＤ信号２３を受けた時点でＮega信号２１の状態がＨである場合、第１のセレクタ１５がＰosi信号２０を選択するように第１のセレクタ１５に制御信号を出力し、それ以外の場合にはＮega信号２１を選択するように第１のセレクタ１５に制御信号を出力する。また、セレクタコントローラ１９は、Ｎ値の下位１ビットが１であり、かつメインカウンタ１２の出力であるＬＯＡＤ信号２３を受けた時点でＮega信号２１の状態がＨである場合、第２のセレクタ１６がＰosi信号２０を選択するように第２のセレクタ１６に信号を出力し、それ以外の場合にはＮega信号２１を選択するように第２のセレクタ１６に制御信号を出力する。

Ａ値コントローラ１７からは、Ａ値の上位１ビットと下位１ビットを足し合わせた数がスワロウカウンタ１１に入力される。Ｎ値コントローラ１８からは、Ｎ値の上位４ビットと下位１ビットを足し合わせた数がメインカウンタ１２に入力される。

次に、図３のタイミングチャートを用いて時間軸に沿って説明する。図３では整数分周比＝２６、これはＭ値＝２６を示している。Ｍ値＝２６を２進法７ビットで表すと００１１０１０（２進）となり、下位２ビットである１０（２進）がＡ値となりＡ値コントローラ１７に入力され、上位５ビットである００１１０（２進）がＮ値となりＮ値コントローラ１８に入力される。Ａ値の下位１ビットである０（２進）とＮ値の下位１ビットである０（２進）がセレクタコントローラ１９に入力される。Ａ値コントローラ１７ではＡ値である１０（２進）の上位１ビットである１（２進）と下位１ビットである０（２進）が足し合わされ０１（２進）＝１（１０進）となりスワロウカウンタ１１に入力される。Ｎ値コントローラ１８ではＮ値である００１１０（２進）の上位４ビットである００１１（２進）と下位１ビットである０（２進）が足し合わされ００１１（２進）＝３（１０進）となりメインカウンタ１２に入力される。

第１のセレクタ１５はＡ値の下位１ビットが０（２進）であるのでＰosi信号２０を選択し、第２のセレクタ１６はＮ値の下位１ビットが０（２進）であるためＰosi信号２０を選択する。スワロウカウンタ１１は第１のセレクタ１５の出力信号であるＰosi信号２０を１カウントし、プリスケーラ９を４分周に切り替える。メインカウンタ１２は第２のセレクタ１６の出力信号であるＰosi信号２０を３カウントしＬＯＡＤ信号２３を出力する。図３に示すようにＮカウンタのカウント値の周期は、従来の図６に示したＮカウンタのカウント値の周期より周波数を１／２に下げることができる。

次に、図４のタイミングチャートを用いてＭ＝２９の場合を時間軸に沿って説明する。図４においては、整数分周比＝２９、これはＭ値＝２９を示している。Ｍ値＝２９を２進法７ビットで表すと００１１１０１（２進）となり、下位２ビットである０１（２進）がＡ値となりＡ値コントローラ１７に入力され、上位５ビットである００１１１（２進）がＮ値となりＮ値コントローラ１８に入力される。Ａ値の下位１ビットである１（２進）とＮ値の下位１ビットである１（２進）がセレクタコントローラ１９に入力される。Ａ値コントローラ１７ではＡ値である０１（２進）の上位１ビットである０（２進）と下位１ビットである１（２進）が足し合わされ０１（２進）＝１（１０進）となりスワロウカウンタ１１に入力される。Ｎ値コントローラ１８ではＮ値である００１１１（２進）の上位４ビットである００１１（２進）と下位１ビットである１（２進）が足し合わされ００１００（２進）＝４（１０進）となりメインカウンタ１２に入力される。

第１のセレクタ１５はＡ値の下位１ビットが１（２進）であるのでＮega信号２１を選択し、第２のセレクタ１６はＮ値の下位１ビットが１（２進）であるためＮega信号２１を選択する。スワロウカウンタ１１は第１のセレクタ１５の出力信号であるＮega信号２１を１カウントし、プリスケーラ９を４分周に切り替える。メインカウンタ１２は第２のセレクタ１６の出力信号であるＮega信号２１を４カウントしＬＯＡＤ信号２３を出力する。

セレクタコントローラ１９はＡ値の下位１ビットが１であり、かつメインカウンタ１２の出力であるＬＯＡＤ信号２３を受けた時点でＮega信号２１の状態がＨであるので、Ｐosi信号２０を選択する信号を第１のセレクタ１５に出力する。また、セレクタコントローラ１９はＮ値の下位１ビットが１であり、かつＬＯＡＤ信号２３を受けた時点でＮega信号２１の状態がＨであるので、Ｐosi信号２０を選択する信号を第２のセレクタ１６に出力する。

以上説明したように、本実施の形態２では可変分周器１３の分周比を変えることなくメインカウンタ１２とスワロウカウンタ１１に入力される信号の周波数を１／２にすることでデジタルノイズによる特性劣化を低減することができる。または、デジタルノイズを従来と同等にしつつ可変分周器１３の出力ＦＤＩＶ７の周波数を上げることにより、ロックアップタイムを短縮することが可能になる。

また、ＶＣＯ５と可変分周器１３の間に、１つ以上の１／２固定分周器を備えてもよく、プリスケーラ９のＰまたは（Ｐ＋１）分周する分周比に代えて、３つ以上の分周比を切り替えるようにした構成としてもよい。

本発明に係るＰＬＬシンセサイザは、ノイズ低減またはロックアップタイムを短縮することができ、ＰＬＬシンセサイザの可変分周器等に用いて有用である。

本発明の実施の形態１におけるＰＬＬシンセサイザの概略構成を示す図 本発明の実施の形態２におけるＰＬＬシンセサイザの概略構成を示す図 本実施の形態２における可変分周器で整数分周比＝２６のときのタイミングチャート 本実施の形態２における可変分周器で整数分周比＝２９のときの示すタイミングチャート 従来のＰＬＬシンセサイザの概略構成を示す図 従来の可変分周器で整数分周比＝２６のときのタイミングチャート 従来の可変分周器で整数分周比＝２６のときのタイミングチャート

符号の説明

１ 基準信号発生器
２ 位相比較器（ＰＤ）
３ チャージポンプ（ＣＰ）
４ ループフィルタ（ＬＰＦ）
５ 電圧制御発振器（ＶＣＯ）
６ 基準信号（Ｆref）
７ ＦＤＩＶ
８ 出力周波数（ＦＶＣＯ）
９ プリスケーラ
１０ １／２固定分周器
１１ スワロウカウンタ
１２ メインカウンタ
１３ 可変分周器
１４ 整数分周比
１５ 第１のセレクタ
１６ 第２のセレクタ
１７ Ａ値コントローラ
１８ Ｎ値コントローラ
１９ セレクタコントローラ
２０ Ｐosi信号
２１ Ｎega信号
２２ セレクタ回路
２３ ＬＯＡＤ信号
２４ 差動１／２固定分周器
２５ カウンタ回路

Claims (5)

1. 基準信号と可変分周器の出力信号を入力して入力信号の位相差に応じた出力をする位相比較器と、前記位相比較器の出力信号を入力して入力信号に応じた電流もしくは電圧の出力をするチャージポンプと、前記チャージポンプの出力信号を入力して入力信号を積分して出力するループフィルタと、前記ループフィルタの出力信号を入力して入力信号に応じた周波数を出力する電圧制御発振器と、前記電圧制御発振器の出力信号と整数分周比信号を入力して前記電圧制御発振器からの入力信号周波数を１／Ｍとした出力信号を出力する可変分周器とを有するＰＬＬシンセサイザであって、
   前記可変分周器は、Ｐまたは（Ｐ＋１）分周するプリスケーラと、前記プリスケーラの出力信号を２分周する１／２固定分周器と、カウンタ回路とを備えて、前記カウンタ回路を、前記１／２固定分周器の出力を切り替えるセレクタ回路と、前記セレクタ回路の出力信号のＡ個までをカウントするスワロウカウンタと、前記セレクタ回路の出力信号のＮ個までをカウントするメインカウンタとで構成し、前記カウンタ回路により前記１／２固定分周器の出力信号の立ち上がりと立ち下がりの両方をカウントして出力することを特徴とするＰＬＬシンセサイザ。
2. 前記可変分周器を、電圧制御発振器の出力信号を入力してＰまたは（Ｐ＋１）分周するプリスケーラと、前記プリスケーラからの入力信号の周波数を１／２にして振幅が反転した差動信号を出力する差動１／２固定分周器と、前記差動１／２固定分周器の２つの出力信号を整数分周比に基づいてカウントするカウンタ回路とで構成したことを特徴とする請求項１記載のＰＬＬシンセサイザ。
3. 前記カウンタ回路を、整数分周比に基づいて信号を出力するＡ値コントローラと、前記整数分周比に基づいて信号を出力するＮ値コントローラと、前記整数分周比に基づいて信号を出力するセレクタコントローラと、差動１／２固定分周器の２つの出力信号のうちセレクタコントローラの出力信号に基づいて１つの出力信号を選択する第１のセレクタと、前記差動１／２固定分周器の２つの出力信号のうちセレクタコントローラの出力信号に基づいて１つの出力信号を選択する第２のセレクタと、前記第１のセレクタからの出力信号をＡ個までカウントするスワロウカウンタと、前記第２のセレクタからの出力信号をＮ個までカウントするメインカウンタとで構成したことを特徴とする請求項２記載のＰＬＬシンセサイザ。
4. 前記電圧制御発振器と前記可変分周器の間に、１つ以上の１／２固定分周器を備えたことを特徴とする請求項１〜３のいずれか１項に記載のＰＬＬシンセサイザ。
5. 前記プリスケーラのＰまたは（Ｐ＋１）分周する分周比に代えて、３つ以上の分周比を切り替える構成としたことを特徴とする請求項１〜４のいずれか１項に記載のＰＬＬシンセサイザ。

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