CN111740737B - 一种集成4或5分频与8或9分频的异步预分频器 - Google Patents
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- 230000005540 biological transmission Effects 0.000 claims abstract description 75
- 102100038023 DNA fragmentation factor subunit beta Human genes 0.000 claims abstract description 59
- 101100277639 Homo sapiens DFFB gene Proteins 0.000 claims abstract description 59
- 102100038026 DNA fragmentation factor subunit alpha Human genes 0.000 claims abstract description 48
- 101000950906 Homo sapiens DNA fragmentation factor subunit alpha Proteins 0.000 claims abstract description 48
- 102100029469 WD repeat and HMG-box DNA-binding protein 1 Human genes 0.000 claims abstract description 14
- 101710097421 WD repeat and HMG-box DNA-binding protein 1 Proteins 0.000 claims abstract description 14
- 238000005070 sampling Methods 0.000 claims description 8
- 230000010354 integration Effects 0.000 claims description 4
- 230000001360 synchronised effect Effects 0.000 abstract description 10
- 238000010586 diagram Methods 0.000 description 7
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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Abstract
本发明公开了一种集成4或5分频与8或9分频的异步预分频器，包括集成与非门的D触发器NAND_CML_DFF1、集成与非门的D触发器NAND_CML_DFF2、D触发器CML_DFF1、D触发器CML_DFF2、与门AND1、与门AND2、或非门CML_NOR、传输门T1、传输门T2、传输门T3和传输门T4；该发明的有益效果为实现异步4或5分频功能和实现异步8或9分频功能，异步4或5分频的输出与异步8或9分频的输出通过不同传输门的导通来进行输出切换。此外，由于异步时钟相对于同步时钟，频率极大地降低，因此异步时钟的D触发器功耗也相应减少，从而降低了整体电路的功耗。
Description
技术领域
本发明涉及射频集成电路领域，特别涉及一种集成4或5分频与8或9分频的异步预分频器。
背景技术
双模预分频器是锁相环型频率综合器中分频器的核心模块。双模预分频器通常工作在N或N+1的分频模式下，由程序计数器和吞计数器对双模预分频器的工作模式进行逻辑控制。双模预分频器作为振荡器的下一级电路，对振荡器的输出频率进行分频功能，其分频后的信号作为数字逻辑的时钟信号，其与程序计数器和吞计数器之间的组合工作可以实现很大的分频输出范围。
常用的双模预分频器可以通过扩展基于CML触发器的2或3同步预分频器得到，具体的扩展方式可以是同步的，也可以是异步的。当扩展到更大模式分频数的预分频器时，传统的同步预分频器往往很难对面积以及功耗进行约束。此外，当片外的振荡器工作在高频率时，需要对4或5双模预分频扩展到8或9双模预分频来满足数字逻辑的输入时钟要求；当片外的振荡器工作在低频率时，需要对8或9双模预分频切换到4或5双模预分频来满足锁相环更好的性能指标。
随着系统对于小型化以及低功耗的需求，如何在节省面积和功耗的同时，实现4或5双模预分频器与8或9双模预分频器的集成以及切换成为急需解决的技术难题。
发明内容
本发明提供一种集成4或5分频与8或9分频的异步预分频器，可以解决上述背景技术中提出的问题。
本发明提供了一种集成4或5分频与8或9分频的异步预分频器，包括集成与非门的D触发器NAND_CML_DFF1、集成与非门的D触发器NAND_CML_DFF2、D触发器CML_DFF1、D触发器CML_DFF2、与门AND1、与门AND2、或非门CML_NOR、传输门T1、传输门T2、传输门T3和传输门T4；所述集成与非门的D触发器NAND_CML_DFF1的输出端Qp与集成与非门的D触发器NAND_CML_DFF2的输入端An、自身的输入端Bp以及D触发器CML_DFF1的时钟输入端CLKP相连；所述集成与非门的D触发器NAND_CML_DFF1的输出端Qn与集成与非门的D触发器NAND_CML_DFF2的输入端Ap、自身的输入端Bn以及D触发器CML_DFF1的时钟输入端CLKN相连；所述集成与非门的D触发器NAND_CML_DFF2的输出端Qp与集成与非门的D触发器NAND_CML_DFF1的输入端Ap相连；所述集成与非门的D触发器NAND_CML_DFF2的输出端Qn与集成与非门的D触发器NAND_CML_DFF1的输入端An相连；所述集成与非门的D触发器NAND_CML_DFF2的输入端Bp与或非门CML_NOR的输出端Qp相连；所述集成与非门的D触发器NAND_CML_DFF2的输入端Bn与或非门CML_NOR的输出端Qn相连；所述D触发器CML_DFF1的输出端Qp与自身的输入端Dn、D触发器CML_DFF2的时钟输入端CLKP、或非门CML_NOR的输入端Ap以及传输门T1的左端相连；所述D触发器CML_DFF1的输出端Qn与自身的输入端Dp、D触发器CML_DFF2的时钟输入端CLKN、或非门CML_NOR的输入端An以及传输门T2的左端相连；所述D触发器CML_DFF2输出端Qp与自身的输入端Dn以及与门AND1的输入端A相连；所述D触发器CML_DFF2输出端Qn与自身的输入端Dp以及与门AND2的输入端B相连；所述与门AND1的输出端C与或非门CML_NOR的输入端Bp以及传输门T3的左端相连接；所述与门AND2的输出端C与或非门CML_NOR的输入端Bn以及传输门T4的左端相连接。
较佳地，所述集成与非门的D触发器NAND_CML_DFF1的输入端CLKP与集成与非门的D触发器NAND_CML_DFF2的输入端CLKP相连，共同作为时钟输入端CLK+；所述集成与非门的D触发器NAND_CML_DFF1的输入端CLKN与集成与非门的D触发器NAND_CML_DFF2的输入端CLKN相连，共同作为时钟输入端CLK-。
较佳地，所述传输门T1的右端与传输门T3的右端相连，共同作为输出端口OUTP；所述传输门T2的右端与传输门T4的右端相连共同作为输出端口OUTN。
较佳地，所述与门AND1的输入端B以及与门AND2的输入端A都作为开关控制端口SW1。
较佳地，所述或非门CML_NOR的输入端Cp作为控制端口MODE，或非门CML_NOR的输入端Cn作为控制端口MODEB，MODE和MODEB为相反的逻辑控制电平。
较佳地，所述传输门T1的上端与传输门T2的下端相连，共同作为开关控制端口SW0，所述传输门T1的下端与传输门T2的上端相连，共同作为开关控制端口SW0B，SW0与SW0B为一对相反逻辑的控制信号，传输门T3的上端与传输门T4的下端相连，共同作为开关控制端口SW1，传输门T3的下端与传输门T4的上端相连，共同作为开关控制端口SW1B，SW1与SW1B为一对相反逻辑的控制信号。
较佳地，所述集成与非门的D触发器NAND_CML_DFF1和NAND_CML_DFF2均采用差分结构，包括14个晶体管和4个电阻，其中的第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第一电阻R1、第二电阻R2构成了第一级锁存器结构；第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管M12、第十三晶体管M13、第十四晶体管M14、第三电阻R3、第四电阻R4构成了第二级锁存器结构；其中第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第一电阻R1、第二电阻R2构成了第一级锁存器的采样支路，第六晶体管M6、第七晶体管M7、第八晶体管M8、第一电阻R1、第二电阻R2构成了第一级锁存器的保持支路；其中第九晶体管M9、第十晶体管M10、第十一晶体管M11、第三电阻R3、第四电阻R4构成了第二级锁存器的采样支路，第十二晶体管M12、第十三晶体管M13、第十四晶体管M14、第三电阻R3、第四电阻R4构成了第二级锁存器的保持支路；第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4实现整个D触发器与非门的集成。
较佳地，所述D触发器CML_DFF1和CML_DFF2均采用差分结构，包括12个晶体管和4个电阻；第十五晶体管M15、第十六晶体管M16、第十七晶体管M17、第十八晶体管M18、第十九晶体管M19、第二十晶体管M20、第五电阻R5、第六电阻R6构成了第一级锁存器结构；第二十一晶体管M21、第二十二晶体管M22、第二十三晶体管M23、第二十四晶体管M24、第二十五晶体管M25、第二十六晶体管M26、第七电阻R7、第八电阻R8构成了第二级锁存器结构。
较佳地，所述或非门CML_NOR包括7个晶体管和2个电阻，其中第三十三晶体管M33作为尾电流源，其源端与GND相连，栅端作为偏置电压端口Vbias，漏端与晶体管M29、M30、M31、M32的源端相连，晶体管M29的栅端作为输入端口Cn，晶体管M28的栅端作为输入端口Bn，晶体管M27的栅端作为输入端口An，晶体管M29、M28、M27相互串联，其输入端Cn、Bn、An与输出端Qp形成三输入或非门的逻辑关系，晶体管M30的栅端作为输入端口Ap，晶体管M31的栅端作为输入端口Bp，晶体管M32的栅端作为输入端口Cp，晶体管M30、M31、M32相互并联，其输入端Ap、Bp、Cp与输出端Qn形成三输入或非门的逻辑关系。
较佳地，所述与门AND1和所述与门AND2由晶体管M34、M35、M36、M37组成与非门逻辑电路，其中晶体管M34的栅端与晶体管M36的栅端相连，共同作为输入端口A，晶体管M34的源端、晶体管M35的源端以及晶体管M38的源端共同与VDD相连，晶体管M34的漏端与晶体管M35的漏端、晶体管M36的漏端、晶体管M38的栅端以及晶体管M39的栅端相连接，晶体管M37的栅端与晶体管M35的栅端相连，共同作为输入端口B，晶体管M37的源端与晶体管M39的源端共同与GND相连，晶体管M37的漏端与晶体管M36的源端相连，晶体管M38的漏端与晶体管M39的漏端相连，共同作为输出端口C。
本发明的有益效果为：该集成4或5分频与8或9分频的异步预分频器，通过在基于CML触发器的2或3同步预分频器的电路基础上，增加一级异步时钟的D触发器，从而实现异步4或5分频功能；通过开关切换增加两级异步时钟的D触发器，从而实现异步8或9分频功能，异步4或5分频的输出与异步8或9分频的输出通过不同传输门的导通来进行输出切换。此外，由于异步时钟相对于同步时钟，频率极大地降低，因此异步时钟的D触发器功耗也相应减少，从而降低了整体电路的功耗。
附图说明
图1为本发明提供的一种集成4或5分频与8或9分频的异步预分频器结构示意图；
图2为本发明提供的一种集成4或5分频与8或9分频的异步预分频器的集成与非门的D触发器NAND_CML_DFF1和NAND_CML_DFF2共同的结构示意图；
图3为本发明提供的一种集成4或5分频与8或9分频的异步预分频器的D触发器CML_DFF1和CML_DFF2共同的结构示意图；
图4为本发明提供的一种集成4或5分频与8或9分频的异步预分频器的或非门CML_NOR结构示意图；
图5为本发明提供的一种集成4或5分频与8或9分频的异步预分频器的与门电路的结构示意图。
具体实施方式
下面结合附图，对本发明的一个具体实施方式进行详细描述，但应当理解本发明的保护范围并不受具体实施方式的限制。
本发明实施例提供的一种集成4或5分频与8或9分频的异步预分频器，包括集成与非门的D触发器NAND_CML_DFF1、集成与非门的D触发器NAND_CML_DFF2、D触发器CML_DFF1、D触发器CML_DFF2、与门AND1、与门AND2、或非门CML_NOR、传输门T1、传输门T2、传输门T3和传输门T4；所述集成与非门的D触发器NAND_CML_DFF1的输出端Qp与集成与非门的D触发器NAND_CML_DFF2的输入端An、自身的输入端Bp以及D触发器CML_DFF1的时钟输入端CLKP相连；所述集成与非门的D触发器NAND_CML_DFF1的输出端Qn与集成与非门的D触发器NAND_CML_DFF2的输入端Ap、自身的输入端Bn以及D触发器CML_DFF1的时钟输入端CLKN相连；所述集成与非门的D触发器NAND_CML_DFF2的输出端Qp与集成与非门的D触发器NAND_CML_DFF1的输入端Ap相连；所述集成与非门的D触发器NAND_CML_DFF2的输出端Qn与集成与非门的D触发器NAND_CML_DFF1的输入端An相连；所述集成与非门的D触发器NAND_CML_DFF2的输入端Bp与或非门CML_NOR的输出端Qp相连；所述集成与非门的D触发器NAND_CML_DFF2的输入端Bn与或非门CML_NOR的输出端Qn相连；所述D触发器CML_DFF1的输出端Qp与自身的输入端Dn、D触发器CML_DFF2的时钟输入端CLKP、或非门CML_NOR的输入端Ap以及传输门T1的左端相连；所述D触发器CML_DFF1的输出端Qn与自身的输入端Dp、D触发器CML_DFF2的时钟输入端CLKN、或非门CML_NOR的输入端An以及传输门T2的左端相连；所述D触发器CML_DFF2输出端Qp与自身的输入端Dn以及与门AND1的输入端A相连；所述D触发器CML_DFF2输出端Qn与自身的输入端Dp以及与门AND2的输入端B相连；所述与门AND1的输出端C与或非门CML_NOR的输入端Bp以及传输门T3的左端相连接；所述与门AND2的输出端C与或非门CML_NOR的输入端Bn以及传输门T4的左端相连接。
本实施例中，所述集成与非门的D触发器NAND_CML_DFF1的输入端CLKP与集成与非门的D触发器NAND_CML_DFF2的输入端CLKP相连，共同作为时钟输入端CLK+；所述集成与非门的D触发器NAND_CML_DFF1的输入端CLKN与集成与非门的D触发器NAND_CML_DFF2的输入端CLKN相连，共同作为时钟输入端CLK-。
本实施例中，所述传输门T1的右端与传输门T3的右端相连，共同作为输出端口OUTP；所述传输门T2的右端与传输门T4的右端相连共同作为输出端口OUTN。
本实施例中，所述与门AND1的输入端B以及与门AND2的输入端A都作为开关控制端口SW1。
本实施例中，所述或非门CML_NOR的输入端Cp作为控制端口MODE，或非门CML_NOR的输入端Cn作为控制端口MODEB，MODE和MODEB为相反的逻辑控制电平。
本实施例中，所述传输门T1的上端与传输门T2的下端相连，共同作为开关控制端口SW0，所述传输门T1的下端与传输门T2的上端相连，共同作为开关控制端口SW0B，SW0与SW0B为一对相反逻辑的控制信号，传输门T3的上端与传输门T4的下端相连，共同作为开关控制端口SW1，传输门T3的下端与传输门T4的上端相连，共同作为开关控制端口SW1B，SW1与SW1B为一对相反逻辑的控制信号。
本实施例中，如图2所示为集成与非门的D触发器NAND_CML_DFF1和NAND_CML_DFF2共同的结构示意图，其采用差分结构，能够有效抑制共模噪声。其中包括14个晶体管和4个电阻，其中的第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第一电阻R1、第二电阻R2构成了第一级锁存器结构；第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管M12、第十三晶体管M13、第十四晶体管M14、第三电阻R3、第四电阻R4构成了第二级锁存器结构；其中第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第一电阻R1、第二电阻R2构成了第一级锁存器的采样支路，第六晶体管M6、第七晶体管M7、第八晶体管M8、第一电阻R1、第二电阻R2构成了第一级锁存器的保持支路；其中第九晶体管M9、第十晶体管M10、第十一晶体管M11、第三电阻R3、第四电阻R4构成了第二级锁存器的采样支路，第十二晶体管M12、第十三晶体管M13、第十四晶体管M14、第三电阻R3、第四电阻R4构成了第二级锁存器的保持支路；第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4实现整个D触发器与非门的集成。当输入时钟信号CLKP＝1，CLKN＝0时，第一级锁存器的采样支路对信号进行“采样”，此时，经过与非逻辑的差分输入信号将被传递到差分输出端，第二级锁存器的保持支路对信号进行“保持”，刷新原来第二级锁存器差分输出端的状态；当输入时钟信号CLKP＝0，CLKN＝1时，第一级锁存器对信号进行保持，第二级锁存器的采样支路对上个时钟高电平时第一级锁存器的差分输出端的信号进行“采样”，从而在一个时钟周期内完整地将差分输入信号传递到差分输出端。
本实施例中，如图3所示为D触发器CML_DFF1和CML_DFF2共同的结构示意图，其同样均采用差分结构，能够有效抑制共模噪声。包括12个晶体管和4个电阻；第十五晶体管M15、第十六晶体管M16、第十七晶体管M17、第十八晶体管M18、第十九晶体管M19、第二十晶体管M20、第五电阻R5、第六电阻R6构成了第一级锁存器结构；第二十一晶体管M21、第二十二晶体管M22、第二十三晶体管M23、第二十四晶体管M24、第二十五晶体管M25、第二十六晶体管M26、第七电阻R7、第八电阻R8构成了第二级锁存器结构。其相对于图2中的集成与非门的D触发器少了与非逻辑的晶体管，但具体实施方式与图2中的集成与非门的D触发器相同。
本实施例中，如图4所示，所述或非门CML_NOR包括7个晶体管和2个电阻，其中第三十三晶体管M33作为尾电流源，其源端与GND相连，栅端作为偏置电压端口Vbias，漏端与晶体管M29、M30、M31、M32的源端相连，晶体管M29的栅端作为输入端口Cn，晶体管M28的栅端作为输入端口Bn，晶体管M27的栅端作为输入端口An，晶体管M29、M28、M27相互串联，其输入端Cn、Bn、An与输出端Qp形成三输入或非门的逻辑关系，晶体管M30的栅端作为输入端口Ap，晶体管M31的栅端作为输入端口Bp，晶体管M32的栅端作为输入端口Cp，晶体管M30、M31、M32相互并联，其输入端Ap、Bp、Cp与输出端Qn形成三输入或非门的逻辑关系。
本实施例中，如图5所示为与门电路的结构示意图，晶体管M34、M35、M36、M37组成与非门逻辑电路，晶体管M38、M39组成非门逻辑电路，其组和电路形成与门逻辑电路。所述与门AND1和所述与门AND2由晶体管M34、M35、M36、M37组成与非门逻辑电路，其中晶体管M34的栅端与晶体管M36的栅端相连，共同作为输入端口A，晶体管M34的源端、晶体管M35的源端以及晶体管M38的源端共同与VDD相连，晶体管M34的漏端与晶体管M35的漏端、晶体管M36的漏端、晶体管M38的栅端以及晶体管M39的栅端相连接，晶体管M37的栅端与晶体管M35的栅端相连，共同作为输入端口B，晶体管M37的源端与晶体管M39的源端共同与GND相连，晶体管M37的漏端与晶体管M36的源端相连，晶体管M38的漏端与晶体管M39的漏端相连，共同作为输出端口C。
工作原理：当开关SW0＝0、SW0B＝1且SW1＝1、SW1B＝0时，传输门T3、T4导通、传输门T1、T2关断，输入时钟信号CLK+、CLK-经过所述集成与非门的D触发器NAND_CML_DFF1、集成与非门的D触发器NAND_CML_DFF2、D触发器CML_DFF1、D触发器CML_DFF2、与门AND1、与门AND2以及或非门CML_NOR，最终信号从传输门T3、T4输出，实现8或9分频功能；当开关SW0＝1、SW0B＝0且SW1＝0、SW1B＝1时，传输门T1、T2导通、传输门T3、T4关断，输入时钟信号经过所述集成与非门的D触发器NAND_CML_DFF1、集成与非门的D触发器NAND_CML_DFF2、D触发器CML_DFF1、或非门CML_NOR，最终信号从传输门T1、T2输出，整个时钟通路上少了一级异步时钟的D触发器，减少了4个时钟周期，从而实现4或5分频功能。当逻辑控制MODE＝1、MODEB＝0时，或非门CML_NOR输出恒定为低电平，由集成与非门的D触发器NAND_CML_DFF1和集成与非门的D触发器NAND_CML_DFF2组成的2或3同步预分频器一直工作在2分频状态，经过一级或两级异步除2分频器从而实现4分频或者8分频功能；当逻辑控制MODE＝0、MODEB＝1时，或非门CML_NOR输出信号在高低电平之间切换，控制2或3同步预分频器的工作模式在2分频或3分频之间切换，从而实现5分频或者9分频功能。
技术效果：该集成4或5分频与8或9分频的异步预分频器，通过在基于CML触发器的2或3同步预分频器的电路基础上，增加一级异步时钟的D触发器，从而实现异步4或5分频功能；通过开关切换增加两级异步时钟的D触发器，从而实现异步8或9分频功能，异步4或5分频的输出与异步8或9分频的输出通过不同传输门的导通来进行输出切换。此外，由于异步时钟相对于同步时钟，频率极大地降低，因此异步时钟的D触发器功耗也相应减少，从而降低了整体电路的功耗。
以上公开的仅为本发明的具体实施例，但是，本发明实施例并非局限于此，任何本领域的技术人员能思之的变化都应落入本发明的保护范围。
Claims (6)
1.一种集成4或5分频与8或9分频的异步预分频器，其特征在于：包括集成与非门的D触发器NAND_CML_DFF1、集成与非门的D触发器NAND_CML_DFF2、D触发器CML_DFF1、D触发器CML_DFF2、与门AND1、与门AND2、或非门CML_NOR、传输门T1、传输门T2、传输门T3和传输门T4；所述集成与非门的D触发器NAND_CML_DFF1的输出端Qp与集成与非门的D触发器NAND_CML_DFF2的输入端An、自身的输入端Bp以及D触发器CML_DFF1的时钟输入端CLKP相连；所述集成与非门的D触发器NAND_CML_DFF1的输出端Qn与集成与非门的D触发器NAND_CML_DFF2的输入端Ap、自身的输入端Bn以及D触发器CML_DFF1的时钟输入端CLKN相连；所述集成与非门的D触发器NAND_CML_DFF2的输出端Qp与集成与非门的D触发器NAND_CML_DFF1的输入端Ap相连；所述集成与非门的D触发器NAND_CML_DFF2的输出端Qn与集成与非门的D触发器NAND_CML_DFF1的输入端An相连；所述集成与非门的D触发器NAND_CML_DFF2的输入端Bp与或非门CML_NOR的输出端Qp相连；所述集成与非门的D触发器NAND_CML_DFF2的输入端Bn与或非门CML_NOR的输出端Qn相连；所述D触发器CML_DFF1的输出端Qp与自身的输入端Dn、D触发器CML_DFF2的时钟输入端CLKP、或非门CML_NOR的输入端Ap以及传输门T1的左端相连；所述D触发器CML_DFF1的输出端Qn与自身的输入端Dp、D触发器CML_DFF2的时钟输入端CLKN、或非门CML_NOR的输入端An以及传输门T2的左端相连；所述D触发器CML_DFF2输出端Qp与自身的输入端Dn以及与门AND1的输入端A相连；所述D触发器CML_DFF2输出端Qn与自身的输入端Dp以及与门AND2的输入端B相连；所述与门AND1的输出端C与或非门CML_NOR的输入端Bp以及传输门T3的左端相连接；所述与门AND2的输出端C与或非门CML_NOR的输入端Bn以及传输门T4的左端相连接；
其中，所述传输门T1的右端与传输门T3的右端相连，共同作为输出端口OUTP；所述传输门T2的右端与传输门T4的右端相连共同作为输出端口OUTN；
所述与门AND1的输入端B以及与门AND2的输入端A都作为开关控制端口SW1；
所述或非门CML_NOR的输入端Cp作为控制端口MODE，或非门CML_NOR的输入端Cn作为控制端口MODEB，MODE和MODEB为相反的逻辑控制电平；
所述传输门T1的上端与传输门T2的下端相连，共同作为开关控制端口SW0，所述传输门T1的下端与传输门T2的上端相连，共同作为开关控制端口SW0B，SW0与SW0B为一对相反逻辑的控制信号，传输门T3的上端与传输门T4的下端相连，共同作为开关控制端口SW1，传输门T3的下端与传输门T4的上端相连，共同作为开关控制端口SW1B，SW1与SW1B为一对相反逻辑的控制信号。
2.如权利要求1所述的一种集成4或5分频与8或9分频的异步预分频器，其特征在于，所述集成与非门的D触发器NAND_CML_DFF1的输入端CLKP与集成与非门的D触发器NAND_CML_DFF2的输入端CLKP相连，共同作为时钟输入端CLK+；所述集成与非门的D触发器NAND_CML_DFF1的输入端CLKN与集成与非门的D触发器NAND_CML_DFF2的输入端CLKN相连，共同作为时钟输入端CLK-。
3.如权利要求1所述的一种集成4或5分频与8或9分频的异步预分频器，其特征在于，所述集成与非门的D触发器NAND_CML_DFF1和NAND_CML_DFF2均采用差分结构，包括14个晶体管和4个电阻，其中的第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第一电阻R1、第二电阻R2构成了第一级锁存器结构；第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管M12、第十三晶体管M13、第十四晶体管M14、第三电阻R3、第四电阻R4构成了第二级锁存器结构；其中第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第一电阻R1、第二电阻R2构成了第一级锁存器的采样支路，第六晶体管M6、第七晶体管M7、第八晶体管M8、第一电阻R1、第二电阻R2构成了第一级锁存器的保持支路；其中第九晶体管M9、第十晶体管M10、第十一晶体管M11、第三电阻R3、第四电阻R4构成了第二级锁存器的采样支路，第十二晶体管M12、第十三晶体管M13、第十四晶体管M14、第三电阻R3、第四电阻R4构成了第二级锁存器的保持支路；第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4实现整个D触发器与非门的集成。
4.如权利要求1所述的一种集成4或5分频与8或9分频的异步预分频器，其特征在于，所述D触发器CML_DFF1和CML_DFF2均采用差分结构，包括12个晶体管和4个电阻；第十五晶体管M15、第十六晶体管M16、第十七晶体管M17、第十八晶体管M18、第十九晶体管M19、第二十晶体管M20、第五电阻R5、第六电阻R6构成了第一级锁存器结构；第二十一晶体管M21、第二十二晶体管M22、第二十三晶体管M23、第二十四晶体管M24、第二十五晶体管M25、第二十六晶体管M26、第七电阻R7、第八电阻R8构成了第二级锁存器结构。
5.如权利要求1所述的一种集成4或5分频与8或9分频的异步预分频器，其特征在于，所述或非门CML_NOR包括7个晶体管和2个电阻，其中第三十三晶体管M33作为尾电流源，其源端与GND相连，栅端作为偏置电压端口Vbias，漏端与晶体管M29、M30、M31、M32的源端相连，晶体管M29的栅端作为输入端口Cn，晶体管M28的栅端作为输入端口Bn，晶体管M27的栅端作为输入端口An，晶体管M29、M28、M27相互串联，其输入端Cn、Bn、An与输出端Qp形成三输入或非门的逻辑关系，晶体管M30的栅端作为输入端口Ap，晶体管M31的栅端作为输入端口Bp，晶体管M32的栅端作为输入端口Cp，晶体管M30、M31、M32相互并联，其输入端Ap、Bp、Cp与输出端Qn形成三输入或非门的逻辑关系。
6.如权利要求1所述的一种集成4或5分频与8或9分频的异步预分频器，其特征在于，所述与门AND1和所述与门AND2由晶体管M34、M35、M36、M37组成与非门逻辑电路，其中晶体管M34的栅端与晶体管M36的栅端相连，共同作为输入端口A，晶体管M34的源端、晶体管M35的源端以及晶体管M38的源端共同与VDD相连，晶体管M34的漏端与晶体管M35的漏端、晶体管M36的漏端、晶体管M38的栅端以及晶体管M39的栅端相连接，晶体管M37的栅端与晶体管M35的栅端相连，共同作为输入端口B，晶体管M37的源端与晶体管M39的源端共同与GND相连，晶体管M37的漏端与晶体管M36的源端相连，晶体管M38的漏端与晶体管M39的漏端相连，共同作为输出端口C。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010629891.2A CN111740737B (zh) | 2020-07-02 | 2020-07-02 | 一种集成4或5分频与8或9分频的异步预分频器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010629891.2A CN111740737B (zh) | 2020-07-02 | 2020-07-02 | 一种集成4或5分频与8或9分频的异步预分频器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN111740737A CN111740737A (zh) | 2020-10-02 |
| CN111740737B true CN111740737B (zh) | 2021-12-17 |
Family
ID=72652715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010629891.2A Active CN111740737B (zh) | 2020-07-02 | 2020-07-02 | 一种集成4或5分频与8或9分频的异步预分频器 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111740737B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112511157B (zh) * | 2020-12-31 | 2024-05-17 | 麦堆微电子技术（上海）有限公司 | 一种宽带预分频器 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6822491B1 (en) * | 2003-06-27 | 2004-11-23 | Intel Corporation | Frequency prescaler apparatus, method, and system |
| CN102324930A (zh) * | 2011-05-12 | 2012-01-18 | 西安电子科技大学 | 基于GaAs HBT器件的超高速8/9双模预分频器 |
| CN102291127B (zh) * | 2011-06-02 | 2013-11-20 | 西安电子科技大学 | 全差分复位延时可调鉴频鉴相器 |
| GB2533557A (en) * | 2014-12-16 | 2016-06-29 | Nordic Semiconductor Asa | Frequency divider |
| CN108322212A (zh) * | 2018-05-14 | 2018-07-24 | 广东工业大学 | 一种高速低功耗四/五预分频器 |
| CN109039331B (zh) * | 2018-10-30 | 2024-02-27 | 中国电子科技集团公司第五十四研究所 | 一种用于本振电路的全数字8/9预分频电路 |
-
2020
- 2020-07-02 CN CN202010629891.2A patent/CN111740737B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN111740737A (zh) | 2020-10-02 |
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