CN113114112B - 一种实现占空比50%的射频差分分频及倍频电路 - Google Patents

Abstract

本发明公开了一种实现占空比50％的射频差分分频及倍频电路，包括二或三分频电路、二或三分频电路、二或三分频电路、二或三分频电路、开关SW1、开关SW2、开关SW3、开关SW4、选通电路、二分频、传输门T1、传输门T2、传输门T3、传输门T4、二倍频器。本发明能够解决现有占空比50％的单端电路难以对电路规模以及整个电路的噪声贡献进行优化的问题。

Description

一种实现占空比50%的射频差分分频及倍频电路

技术领域

本发明属于射频集成电路领域，具体涉及一种实现占空比50％的射频差分分频及倍频电路。

背景技术

射频差分分频及倍频电路是锁相环型频率综合器中的核心模块，其对振荡器的射频输出信号进行分频及倍频功能，从而实现更宽的频率范围。同时，分频及倍频后的宽频率范围可以满足系统不同波段的应用需求。

传统的可编程分频电路通过基于触发器的2或3分频器级联得到，每一级的输入时钟是前一级的分频时钟，每一级的输出控制信号反馈至前一级，首尾形成一个反馈系统，其最终由第一级的输出控制信号输出。由于反馈路径上信号经过了多级逻辑，其最终的输出信号占空比越来越小，导致基波分量功率降低，谐波分量功率增大，从而影响整个系统的信噪比。为了实现占空比50％的射频输出信号，传统方式是使输出信号经过不同级数的触发器进行延迟且通过多个延迟时钟与或非的方式实现占空比的改进，但对于占空比越小的输出信号所增加的触发器级数越多，从而导致电路规模越来越大。此外，传统的单端电路相对于差分电路来说，无法对共模噪声进行有效的抑制，从而导致整个电路的噪声贡献增大。

随着各种无线通信协议的出现，系统对于宽频带、小型化、低信噪比等需求越来越多，因此，实现占空比50％的射频差分分频及倍频电路成为急需解决的技术难题。

发明内容

本发明提供一种实现占空比50％的射频差分分频及倍频电路，能够解决现有占空比50％的单端电路难以对电路规模以及整个电路的噪声贡献进行优化的问题。

为了实现上述技术问题，本发明的技术方案是这样实现的。

本发明实施例提供一种实现占空比50％的射频差分分频及倍频电路，包括：多个与振荡器连接的二或三分频电路，通过控制信号P和PB控制所述二或三分频电路具有二分频或三分频功能；一个与振荡器和二或三分频电路连接的选通电路，所述选通电路输出1～31 任意分频的非占空比50％的差分信号；多个与所述二或三分频电路的连接的开关SW，所述开关SW控制多个二或三分频电路之间反馈逻辑信号的断开与连通；一个与选通电路连接的二分频，所述二分频将非占空比50％的差分信号转换为占空比50％差分信号。两个与振荡器连接的传输门T1和T2，所述传输门T1和T2控制二倍频器与振荡器的断开与连通；两个与二分频连接的传输门T3和T4，所述传输门T3和T4控制二倍频器与二分频的断开与连通；一个与传输门T1、T2、T3、T4连接的二倍频器，所述二倍频器将二分频处理后的信号频率的还原或将振荡器输出占空比50％的差分时钟信号处理为占空比50％的差分时钟信号的二倍频信号；其中，所述二或三分频电路为至少四个，所述开关SW为至少四个，所述传输门T1和T2相互连接，所述传输门T3和T4相互连接。

在本发明提供的实施例中，所述二或三分频电路包括三个集成与门的锁存器结构和一个锁存器结构：第一集成与门的锁存器结构、第二锁存器结构、第三集成与门的锁存器结构、以及第四集成与门的锁存器结构；

所述第一集成与门的锁存器结构与第二锁存器结构、第四集成与门的锁存器结构连接；

所述第三集成与门的锁存器结构与第二锁存器结构、第四集成与门的锁存器结构连接；

其中，

当反馈输入信号MOD_INP＝0且MOD_INN＝1、控制信号PIN+＝0且PIN-＝1时，第一集成与门的锁存器结构与第二锁存器结构相互级联共同构成了集成与门的D触发器，通过自身信号的反馈实现二分频的功能；

当反馈输入信号MOD_INP＝1且MOD_INN＝0、控制信号PIN+＝1且PIN-＝0时，第三集成与门的锁存器结构、第四集成与门的锁存器结构与第一集成与门的锁存器结构、第二锁存器结构相互级联，实现三分频的功能。

在本发明提供的实施例中，在开关SW中，当EN＝0且ENB＝1时，晶体管M31、M32、M33、M34导通，输入端口INP与输出端口OUTP相连接，输入端口INN与输出端口OUTN 相连接，实现二或三分频电路之间反馈逻辑信号的连通；当EN＝1且ENB＝0时，晶体管M31、 M32、M33、M34关断，输入端口INP与输出端口OUTP断开，输入端口INN与输出端口OUTN 断开，且输入端口INP通过晶体管M35上拉至VDD，输入端口INN通过晶体管M36下拉至 GND，实现二或三分频电路之间反馈逻辑信号的断开。

在本发明提供的实施例中，所述二分频包括两个锁存器结构：第一级锁存器结构和第二级锁存器结构；所述第一级锁存器结构与第二级锁存器结构共同构成了一级D触发器结构，通过二分频的输出端口QP与输入端口DN相连接，输出端口QN与输入端口DP相连接，实现二分频的功能。

在本发明提供的实施例中，所述二倍频器包括：第一跨导级放大电路，所述第一跨导级放大电路将输入射频信号RFP进行放大，同时把射频电压信号转换为射频电流信号；第二跨导级放大电路，所述第二跨导级放大电路将输入射频信号RFN进行放大，同时把射频电压信号转换为射频电流信号；第一偏置电路，所述第一偏置电路对射频输入信号 RFP进行衰减；第二偏置电路，所述第二偏置电路对射频输入信号RFN进行衰减；开关级电路，所述开关级电路对第一跨导级放大电路和第二跨导级放大电路输出的射频电流信号进行开关调制；负载电路，所述负载电路将开关级电路调制后的电流信号转换为射频电压信号；尾电流管，所述尾电流管为二倍频器整体电路提供偏置电流。

有益效果为：本发明通过只增加一级差分二分频电路即可实现占空比50％的功能，且该方案不受输入信号占空比的限制。电路中二倍频器的使用不仅实现对振荡器频率的拓宽，而且实现了对二分频后信号频率的还原。此外，电路采用差分结构，有利于抑制共模噪声，降低整体电路的噪声贡献。

本发明的其它优点、目标和特征将部分通过下面的说明体现，部分还将通过对本发明的研究和实践而为本领域的技术人员所理解。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明所述的实现占空比50％的射频差分分频及倍频电路整体结构框图；

图2为本发明所述的二或三分频电路DIV2_3_STAGE的结构示意图；

图3为本发明所述的开关电路SW的结构示意图；

图4为本发明所述的二分频DIV2的结构示意图；

图5为本发明所述的二倍频器DOUBLER的结构示意图。

具体实施方式

下面结合附图对本发明做进一步的详细说明，以令本领域技术人员参照说明书文字能够据以实施。

应当理解，本文所使用的诸如“具有”、“包含”以及“包括”术语并不配出一个或多个其它元件或其组合的存在或添加。

本发明实施例的说明书和权利要求书中的术语“第一”和“第二”等是用于区别不同的对象，而不是用于描述对象的特定顺序。

下面结合附图对本发明的技术方案进行详细说明。

如图1所示，本发明提供一种实现占空比50％的射频差分分频及倍频电路，包括：多个与振荡器VCO连接的二或三分频电路DIV2_3_STAGE，通过控制信号P和PB控制所述二或三分频电路DIV2_3_STAGE具有二分频或三分频功能；一个与振荡器VCO和二或三分频电路DIV2_3_STAGE连接的选通电路MUX，所述选通电路MUX输出1～31任意分频的非占空比50％的差分信号；多个与所述二或三分频电路DIV2_3_STAGE的连接的开关SW，所述开关SW控制多个二或三分频电路DIV2_3_STAGE之间反馈逻辑信号的断开与连通；一个与选通电路MUX连接的二分频DIV2，所述二分频DIV2将非占空比50％的差分信号转换为占空比50％差分信号。两个与振荡器VCO连接的传输门T1和T2，所述传输门T1和T2控制二倍频器DOUBLER与振荡器VCO的断开与连通；两个与二分频DIV2连接的传输门T3和T4，所述传输门T3和T4控制二倍频器DOUBLER与二分频DIV2的断开与连通；一个与传输门 T1、T2、T3、T4连接的二倍频器DOUBLER，所述二倍频器DOUBLER将二分频DIV2处理后的信号频率的还原或将振荡器输出占空比50％的差分时钟信号处理为占空比50％的差分时钟信号的二倍频信号；其中，所述二或三分频电路DIV2_3_STAGE为至少四个，所述开关SW为至少四个，所述传输门T1和T2相互连接，所述传输门T3和T4相互连接。

进一步地，当开关SW0＝0、SW0B＝1且SW1＝1、SW1B＝0时，传输门T3、T4导通、传输门T1、T2关断，选通电路MUX输出的1～31任意分频的非占空比50％的差分信号，经过二分频电路实现占空比50％的功能，再通过不改变占空比的二倍频器实现二分频后的信号频率的还原。

当开关SW0＝1、SW0B＝0且SW1＝0、SW1B＝1时，传输门T1、T2导通、传输门T3、T4关断，振荡器输出占空比50％的差分时钟信号CLK+、CLK-经过二倍频器输出占空比为50％的二倍频信号。

如图2所示，所述二或三分频电路DIV2_3_STAGE包括三个集成与门的锁存器结构LATCH与一个锁存器结构LATCH：

第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第一电阻R1、第二电阻R2构成的第一集成与门的锁存器结构LATCH1，其连接方式为：第一晶体管M1的栅极与第二十九晶体管 M29的漏极连接，第一晶体管M1的漏极与第六晶体管M6的漏极、第十晶体管M10的栅极、第一电阻R1的下端连接，第一晶体管M1的源极与第二晶体管M2的漏极连接，第二晶体管M2的源极与第三晶体管M3的源极、第四晶体管M4的源极、第五晶体管M5的漏极连接，第二晶体管M2的栅极与QP连接，第五晶体管M5的栅极与CLKP连接，第五晶体管M5的源极接地，第三晶体管M3的漏极和第四晶体管M4的漏极相互连接并与第二电阻R2的下端、第七晶体管M7的漏极、第十一晶体管M11的栅极连接，第三晶体管M3的栅极与QN 连接，第四晶体管M4的栅极与电阻R7的下端连接，第六晶体管M6的漏极与第七晶体管 M7的栅极连接，第六晶体管M6的栅极与第七晶体管M7漏极连接，第六晶体管M6的源极和第七晶体管M7的源极相互连接并与第八晶体管M8的漏极连接，第八晶体管M8的栅极与CLKN连接，第八晶体管M8的源极接地，第一电阻R1上端和第二电阻R2的上端均与 VDD连接；

第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管M12、第十三晶体管M13、第十四晶体管M14、第三电阻R3、第四电阻R4构成的第二锁存器结构LATCH2，其连接方式为：第九晶体管M9的栅极与CLKN连接，第九晶体管M9的源极接地，第九晶体管M9的漏极与第十晶体管M10、第十一晶体管M11的源极连接，第十晶体管M10漏极与第三电阻R3的下端、第十二晶体管M12的漏端、第十六晶体管M16的栅极、QN连接，第十一晶体管M11的漏极与第四电阻R4的下端、第十三晶体管M13的漏极、第十八晶体管M18的栅极、QP连接，第十二晶体管M12的栅极与第十三晶体管M13的漏极连接，第十二晶体管M12的漏极与第十三晶体管M13的栅极连接，第十二晶体管M12的源极和第十三晶体管M13的源极相互连接并与第十四晶体管M14的漏极连接，第十四晶体管M14的栅极与CLKP连接，第十四晶体管M14的源极接地，第三电阻R3的上端和第四电阻R4的上端均与VDD连接；

第十五晶体管M15、第十六晶体管M16、第十七晶体管M17、第十八晶体管M18、第十九晶体管M19、第二十晶体管M20、第二十一晶体管M21、第二十二晶体管M22、第五电阻 R5、第六电阻R6构成的第三集成与门的锁存器结构LATCH3，其连接方式为：第二十二晶体管M22的源极接地，第二十二晶体管M22的栅极与CLKN连接，第二十二晶体管M22的漏极与第二十晶体管M20的源极、第二十一晶体管M21的源极连接，第二十晶体管M20的栅极与第二十一晶体管M21的漏极、第六电阻R6的下端、MOD_OUTN连接，第二十晶体管 M20的漏极与第二十一晶体管M21的栅极、第五电阻R5的下端、MOD_OUTP连接，第十九晶体管M19的源极接地，第十九晶体管M19的栅极与CLKP连接，第十九晶体管M19的漏极与第十五晶体管M15的源极、第十六晶体管M16的源极、第十八晶体管M18的源极连接，第十五晶体管M15的栅极与MOD_INN连接，第十六晶体管M16的栅极与第十二晶体管M12 的漏极连接，第十五晶体管M15的漏极和第十六晶体管M16的漏极相互连接并与第五电阻 R5的下端连接，第十八晶体管M18的漏极与第十七晶体管M17的源极连接，第十七晶体管M17的栅极和MOD_INP连接，第十七晶体管M17的漏极和第六电阻R6的下端连接，第五电阻R5的上端和第六电阻R6的上端均与VDD连接。

第二十三晶体管M23、第二十四晶体管M24、第二十五晶体管M25、第二十六晶体管M26、第二十七晶体管M27、第二十八晶体管M28、第二十九晶体管M29、第三十晶体管M30、第七电阻R7、第八电阻R8构成的第四集成与门的锁存器结构LATCH4，其连接方式为：第二十七晶体管M27的源极接地，第二十七晶体管M27的栅极与CLKN连接，第二十七晶体管M27的漏极与第二十三晶体管M23的源极、第二十四晶体管M24的源极、第二十六晶体管M26的源极连接，第二十三晶体管M23的栅极与PIN-连接，第二十四晶体管M24的栅极与第二十一晶体管M21的漏极连接，第二十三晶体管M23的漏极和第二十四晶体管M24 的漏极相互连接并与第七电阻R7的下端、第二十八晶体管M28的漏极连接，第二十六晶体管M26的栅极与第二十晶体管M20的漏极连接，第二十六晶体管M26的漏极与第二十五晶体管M25的源极连接，第二十五晶体管M25的栅极连接PIN+，第二十五晶体管M25的漏极与第八电阻R8的下端、第二十九晶体管M29的漏极连接，第二十八晶体管M28的栅极与第二十九晶体管M29的漏极连接，第二十八晶体管M28的漏极与第二十九晶体管M29 的栅极连接，第二十八晶体管M28的源极和第二十九晶体管M29的源极相互连接并与第三十晶体管M30的漏极连接，第三十晶体管M30的栅极连接CLKP，第三十晶体管M30的源极接地，第七电阻R7的上端和第八电阻R8的上端均与VDD连接；

其中，

所述第一集成与门的锁存器结构LATCH1与第二锁存器结构LATCH2、第四集成与门的锁存器结构LATCH4连接；

所述第三集成与门的锁存器结构LATCH3与第二锁存器结构LATCH2、第四集成与门的锁存器结构LATCH4连接；

进一步地，当反馈输入信号MOD_INP＝0且MOD_INN＝1、控制信号PIN+＝0且PIN-＝1时，第一集成与门的锁存器结构LATCH1与第二锁存器结构LATCH2相互级联共同构成了集成与门的D触发器，通过自身信号的反馈实现二分频的功能；

当反馈输入信号MOD_INP＝1且MOD_INN＝0、控制信号PIN+＝1且PIN-＝0时，第三集成与门的锁存器结构LATCH3、第四集成与门的锁存器结构LATCH4与第一集成与门的锁存器结构LATCH1、第二锁存器结构LATCH2相互级联，实现三分频的功能。

如图3所示，在开关SW中，

当EN＝0且ENB＝1时，晶体管M31、M32、M33、M34导通，输入端口INP与输出端口OUTP相连接，输入端口INN与输出端口OUTN相连接，实现二或三分频电路DIV2_3_STAGE 之间反馈逻辑信号的连通；

当EN＝1且ENB＝0时，晶体管M31、M32、M33、M34关断，输入端口INP与输出端口OUTP断开，输入端口INN与输出端口OUTN断开，且输入端口INP通过晶体管M35上拉至 VDD，输入端口INN通过晶体管M36下拉至GND，实现二或三分频电路DIV2_3_STAGE之间反馈逻辑信号的断开。

进一步地，第三十一晶体管M31的栅端与第三十四晶体管M34的栅端、第三十六晶体管M36的栅端相连接，共同作为开关端口EN。

第三十一晶体管M31的源端与第三十二晶体管M32的源端、第三十五晶体管的漏端相连接，共同作为输入端口INP。

第三十一晶体管M31的漏端与第三十二晶体管M32的漏端相连接，共同作为输出端口 OUTP。

第三十三晶体管M33的栅端与第三十二晶体管M32的栅端、第三十五晶体管M35的栅端相连接，共同作为开关端口ENB。

第三十三晶体管M33的源端与第三十四晶体管M34的源端、第三十六晶体管的漏端相连接，共同作为输入端口INN。

第三十三晶体管M33的漏端与第三十四晶体管M34的漏端相连接，共同作为输出端口 OUTN。

第三十五晶体管M35的源端与VDD相连接，第三十六晶体管M36的源端与GND相连接。

其中EN和ENB为相反的逻辑开关电平。

如图4所示，所述二分频DIV2采用差分结构，能够有效抑制共模噪声，包括两个锁存器结构：

第三十七晶体管M37、第三十八晶体管M38、第三十九晶体管M39、第四十晶体管M40、第四十一晶体管M41、第四十二晶体管M42、第九电阻R9、第十电阻R10构成的第一级锁存器结构，其连接方式为：第三十九晶体管M39的源极接地，第三十九晶体管M39的栅极与CLKP连接，第三十九晶体管M39的漏极与第三十七晶体管M37的源极、第三十八晶体管M38的源极连接，第三十七晶体管M37的栅极与DP连接，第三十八晶体管M38的栅极与DN连接，第三十七晶体管M37的漏极与第九电阻R9的下端、第四十晶体管M40的漏极、第四十四晶体管M44的栅极连接，第三十八晶体管M38的漏极与第十电阻R10的下端、第四十一晶体管M41的漏极、第四十三晶体管M43的栅极连接，第四十晶体管M40的漏极与第四十一晶体管M41的栅极连接，第四十晶体管M40的栅极与第四十一晶体管M41的漏极连接，第四十晶体管M40的源极和第四十一晶体管M41的源极相互连接并与第四十二晶体管M42的漏极连接，第四十二晶体管M42的栅极与CLKN连接，第四十二晶体管M42的源极接地，第九电阻R9和第十电阻R10的上端均连接VDD；

第四十三晶体管M43、第四十四晶体管M44、第四十五晶体管M45、第四十六晶体管M46、第四十七晶体管M47、第四十八晶体管M48、第十一电阻R11、第十二电阻R12构成的第二级锁存器结构，其连接方式为：第四十五晶体管M45的源极接地，第四十五晶体管 M45的栅极与CLKN连接，第四十五晶体管M45的漏极与第四十三晶体管M43的源极，第四十四晶体管M44的源极连接，第四十三晶体管M43的漏极与第十一电阻R11的下端、第四十六晶体管M46的漏极、QN连接，第四十四晶体管M44的漏极与第十二电阻R12的下端、第四十七晶体管M47的漏极、QP连接，第四十六晶体管M46的栅极与第四十七晶体管M47的漏极连接，第四十六晶体管M46的漏极与第四十七晶体管M47的栅极连接，第四十六晶体管M46的源极和第四十七晶体管M47的源极相互连接并与第四十八晶体管M48的漏极连接，第四十八晶体管M48的栅极与CLKP连接，第四十八晶体管M48的源极接地；

进一步地，所述第一级锁存器结构与第二级锁存器结构共同构成了一级D触发器结构，通过图1中的二分频DIV2的输出端口QP与输入端口DN相连接，输出端口QN与输入端口DP相连接，实现二分频的功能。

如图5所示，所述二倍频器DOUBLER采用吉尔伯特双平衡混频器结构，采用本振信号自混频的方式实现二倍频器的功能，此外吉尔伯特双平衡结构有利于抑制本振信号到中频输出端口的泄露，包括：

第五十三晶体管M53和第一电感L1共同构成的第一跨导级放大电路，所述第一跨导级放大电路将输入射频信号RFP进行放大，同时把射频电压信号转换为射频电流信号；

第五十四晶体管M54和第一电感L1共同构成的第二跨导级放大电路，所述第二跨导级放大电路将输入射频信号RFN进行放大，同时把射频电压信号转换为射频电流信号；其中第一电感L1作为源级负反馈电感，提高跨导级的线性度。

第十五电阻R15和第一电容C1构成射频输入信号RFP的第一偏置电路，所述第一偏置电路对射频输入信号RFP进行衰减；第十六电阻R16和第二电容C2构成射频输入信号 RFN的第二偏置电路，所述第二偏置电路对射频输入信号RFN进行衰减；满足混频器的输入三阶互调截点IIP3，抑制三阶互调信号的干扰。

第四十九晶体管M49、第五十晶体管M50、第五十一晶体管M51、第五十二晶体管M52作为混频器的开关级电路，所述开关级电路对第一跨导级放大电路和第二跨导级放大电路输出的射频电流信号进行开关调制，实现自混频的功能；

第十三电阻R13和第十四电阻R14作为混频器的负载电路，所述负载电路将开关级电路调制后的中频电流信号转换为中频电压信号；

第五十五晶体管M55作为尾电流管，所述尾电流管为二倍频器整体电路提供偏置电流。

其连接方式为：第五十五晶体管M55的源极接地，第五十五晶体管M55的栅极与Vb3连接，第五十五晶体管M55的漏极与第一电感L1连接，第一电感L1的左端与第五十三晶体管M53的源极连接，第一电感L1的右端与第五十四晶体管M54的源极连接；

第五十三晶体管M53的栅极与第一电容C1的右端、第十五电阻R15的上端连接，第一电容C1的左端与RFP连接，第十五电阻R15的下端与Vb1连接，第五十三晶体管M53 的漏极与第四十九晶体管M49的源极、第五十晶体管M50的源极连接，第四十九晶体管 M49的栅极与LOP连接，第四十九晶体管M49的漏极与第十三电阻R13的下端、第五十一晶体管M51的漏极、IFP连接，第五十晶体管M50的栅极与LON连接；

第五十四晶体管M54的栅极与第二电容C2的左端、第十六电阻R16的上端连接，第二电容C2的右端与RFN连接，第十六电阻R16的下端与Vb2连接，第五十四晶体管M54 的漏极与第五十一晶体管M51的源极、第五十二晶体管M52的源极连接，第五十二晶体管 M52的栅极与LOP连接，第五十二晶体管M52的漏极与第十四电阻R14的下端、第五十晶体管M50的漏极、IFN连接，第五十一晶体管M51的栅极与LON连接；

第十三电阻R13的上端和第十四电阻R14的上端均与VDD连接。

本发明的工作原理如下：

当对振荡器VCO差分时钟信号CLK+、CLK-进行直通输出时，由选通电路MUX选择输出；

当对振荡器VCO差分时钟信号CLK+、CLK-进行2～3分频时，开关信号EN1＝1且EN1B＝0，切断二或三分频电路DIV2_3_STAGE2的反馈逻辑信号，只由二或三分频电路 DIV2_3_STAGE1的控制信号P1、P1B决定2分频或者3分频，最终由选通电路MUX选择2～3 分频输出；

当对振荡器VCO差分时钟信号CLK+、CLK-进行4～7分频时，开关信号EN1＝0且EN1B＝1 连接二或三分频电路DIV2_3_STAGE1与二或三分频电路DIV2_3_STAGE2，开关信号EN2＝1 且EN2B＝0切断二或三分频电路DIV2_3_STAGE3的反馈逻辑信号，由控制信号P1、P1B、P2、P2B决定4～7分频，最终由选通电路MUX选择4～7分频输出；

当对振荡器VCO差分时钟信号CLK+、CLK-进行8～15分频时，开关信号EN1＝0且EN1B＝1 连接二或三分频电路DIV2_3_STAGE1与二或三分频电路DIV2_3_STAGE2，开关信号EN2＝0 且EN2B＝1连接二或三分频电路DIV2_3_STAGE2与二或三分频电路DIV2_3_STAGE3，开关信号EN3＝1且EN3B＝0切断二或三分频电路DIV2_3_STAGE4的反馈逻辑信号，由控制信号 P1、P1B、P2、P2B、P3、P3B决定8～15分频，最终由选通电路MUX选择8～15分频输出；

当对振荡器VCO差分时钟信号CLK+、CLK-进行16～31分频时，开关信号EN1＝0且EN1B＝1 连接二或三分频电路DIV2_3_STAGE1与二或三分频电路DIV2_3_STAGE2，开关信号EN2＝0 且EN2B＝1连接二或三分频电路DIV2_3_STAGE2与二或三分频电路DIV2_3_STAGE3，开关信号EN3＝0且EN3B＝1连接二或三分频电路DIV2_3_STAGE3与二或三分频电路 DIV2_3_STAGE4，EN4＝1且EN4B＝0切断后级的反馈逻辑信号，由控制信号P1、P1B、P2、 P2B、P3、P3B、P4、P4B决定16～31分频，最终由选通电路MUX选择16～31分频输出。

尽管本发明的实施方案已公开如上，但其并不仅限于说明书和实施方式中所列运用。它完全可以被适用于各种适合本发明的领域。对于熟悉本领域的人员而言，可容易地实现另外的修改。因此在不背离权利要求及等同范围所限定的一般概念下，本发明并不限于特定的细节和这里示出与描述的图例。

Claims (4)

1.一种实现占空比50%的射频差分分频及倍频电路，其特征在于，包括：

多个与振荡器连接的二或三分频电路，通过控制信号P和PB控制所述二或三分频电路具有二分频或三分频功能；

一个与振荡器和二或三分频电路连接的选通电路，所述选通电路输出1~31任意分频的非占空比 50%的差分信号；

多个与所述二或三分频电路的连接的开关SW，所述开关SW控制多个二或三分频电路之间反馈逻辑信号的断开与连通；

一个与选通电路连接的二分频，所述二分频将非占空比 50%的差分信号转换为占空比50%差分信号；

两个与振荡器连接的传输门T1和T2，所述传输门T1和T2控制二倍频器与振荡器的断开与连通；

两个与二分频连接的传输门T3和T4，所述传输门T3和T4控制二倍频器与二分频的断开与连通；

一个与传输门T1、T2、T3、T4连接的二倍频器，所述二倍频器将二分频处理后的信号频率的还原或将振荡器输出占空比 50%的差分时钟信号处理为占空比 50%的差分时钟信号的二倍频信号；

其中，所述二或三分频电路为至少四个，所述开关SW为至少四个，所述传输门T1和T2相互连接，所述传输门T3和T4相互连接；

所述二或三分频电路包括三个集成与门的锁存器结构和一个锁存器结构：第一集成与门的锁存器结构、第二锁存器结构、第三集成与门的锁存器结构、以及第四集成与门的锁存器结构；

所述第一集成与门的锁存器结构与第二锁存器结构、第四集成与门的锁存器结构连接；

所述第三集成与门的锁存器结构与第二锁存器结构、第四集成与门的锁存器结构连接；

其中，当反馈输入信号MOD_INP=0且MOD_INN=1、控制信号PIN+=0且PIN-=1时，第一集成与门的锁存器结构与第二锁存器结构相互级联共同构成了集成与门的D触发器，通过自身信号的反馈实现二分频的功能；

当反馈输入信号MOD_INP=1且MOD_INN=0、控制信号PIN+=1且PIN-=0时，第三集成与门的锁存器结构、第四集成与门的锁存器结构与第一集成与门的锁存器结构、第二锁存器结构相互级联，实现三分频的功能。

2.如权利要求1所述的一种实现占空比50%的射频差分分频及倍频电路，其特征在于，在开关SW中，

当EN=0且ENB=1时，晶体管M31、M32、M33、M34导通，输入端口INP与输出端口OUTP相连接，输入端口INN与输出端口OUTN相连接，实现二或三分频电路之间反馈逻辑信号的连通；

当EN=1且ENB=0时，晶体管M31、M32、M33、M34关断，输入端口INP与输出端口OUTP断开，输入端口INN与输出端口OUTN断开，且输入端口INP通过晶体管M35上拉至VDD，输入端口INN通过晶体管M36下拉至GND，实现二或三分频电路之间反馈逻辑信号的断开。

3.如权利要求1所述的一种实现占空比50%的射频差分分频及倍频电路，其特征在于，所述二分频包括两个锁存器结构：第一级锁存器结构和第二级锁存器结构；

所述第一级锁存器结构与第二级锁存器结构共同构成了一级D触发器结构，通过二分频的输出端口QP与输入端口DN相连接，输出端口QN与输入端口DP相连接，实现二分频的功能。

4.如权利要求1所述的一种实现占空比50%的射频差分分频及倍频电路，其特征在于，所述二倍频器包括：

第一跨导级放大电路，所述第一跨导级放大电路将输入射频信号 RFP 进行放大，同时把射频电压信号转换为射频电流信号；

第二跨导级放大电路，所述第二跨导级放大电路将输入射频信号 RFN 进行放大，同时把射频电压信号转换为射频电流信号；

第一偏置电路，所述第一偏置电路对射频输入信号RFP进行衰减；

第二偏置电路，所述第二偏置电路对射频输入信号RFN进行衰减；

开关级电路，所述开关级电路对第一跨导级放大电路和第二跨导级放大电路输出的射频电流信号进行开关调制；

负载电路，所述负载电路将开关级电路调制后的电流信号转换为射频电压信号；

尾电流管，所述尾电流管为二倍频器整体电路提供偏置电流。

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