TWI517551B

TWI517551B - 具低轉換損耗之奇數多倍頻裝置

Info

Publication number: TWI517551B
Application number: TW102120938A
Authority: TW
Inventors: 王永和; 林育聖; 黃韋翔
Original assignee: 國立成功大學
Priority date: 2013-06-13
Filing date: 2013-06-13
Publication date: 2016-01-11
Also published as: TW201448450A

Description

具低轉換損耗之奇數多倍頻裝置

本發明係有關於倍頻器，特別係有關於一種具低轉換損耗之奇數多倍頻裝置，特別適用於汽車防撞雷達系統的頻帶規範(22~29 GHz)。

在過去的十年研究中，對於射頻金屬氧化半導體(RF CMOS)之電路設計主要著重在於實現一個完整的系統單晶片(Systems-on-a-chip,SOC)，其構想是為了降低成本以及增加晶片的效能，在實現一個SOC晶片上主要的障礙是在於外差式的接收機需要一個中頻(IF)的濾波器，這種濾波器因為物理上的限制造成體積較為龐大，直接限制了SOC化的可能性，所以也因此發出一套直接將射頻訊號降頻為基頻訊號的系統，其簡稱為直接降頻接收機(Direct-conversion receiver)。

第1圖係繪示傳統的24 GHz直接降頻接收機之架構，低雜訊放大器(LNA)12由輸入端接收來自於天線的射頻信號後，將信號放大並傳送至下一級的混頻器11作降頻，由於混頻器11直接將射頻訊號降至基頻，因此本地振盪頻率(Local oscillator frequency)將非常接近射頻訊號，同時接收機後端的數位調變系統需要使用正交載波進行解調，因此本地振盪訊號源必須要能夠提供正交訊號給IQ混頻器11進行降頻，並經一類比數位轉換器13予以輸出。通常本地振盪訊號是由一頻率合成器10(Frequency synthesizer)產生，利用一個正交壓控振盪器15(Quadrature voltage-controlled oscillator,QVCO)搭配鎖相迴路14(Phase-locked loop,PLL)來實現。當直接將該頻率合成器10操作於24 GHz，將會產生兩個問題：(1)振盪器15操作在24 GHz需要更大的消耗電流來產生足夠的迴路增益，以維持振盪條件，此外，輸出功率與相位雜訊也會隨著頻率增加而跟著惡化；(2)與振盪器15串接的第一級除頻器電路14，將會隨著輸入頻率上升，使消耗功率增加，同時鎖頻範圍也會受到限制。

此外，目前的奇數多倍頻裝置多為三倍頻器。而常見之三倍頻器又主要可區分為平衡式(Balanced)三倍頻器、自混頻式(Self-mixing)三倍頻器及注入鎖定(Injection-locked)三倍頻器等三種。首先，第2圖係繪示習知平衡式三倍頻器200之架構方塊圖，基頻(f_in)訊號經過連接於輸入端201的功率分配器(Power divider)210，並主要是利用低通濾波器(Low-pass filter,LPF)230、放大器240之電晶體本身的非線性特性來取出三倍頻訊號(3f_in)，並且再利用帶通濾波器(Band-pass filter,BPF)250來抑制基頻(f_in)訊號，並且透過一個180度相移器(Phase shifter)260使二倍頻訊號於兩訊號路徑之相位互差180度，便可利用功率合成器(Power combiner)220讓二倍頻訊號於輸出端202之前互相抵消，此電路的缺點為轉換效率低，需要注入較大的輸入功率來產生三倍頻訊號，同時輸入端201及輸出端202之間必須搭配一個90度功率分配器210及功率合成器220(Power combiner)，因此佔用較大的晶片面積。

另外，自混頻式三倍頻器300之電路架構係如第3圖所示，以及注入鎖定式三倍頻器400之電路架構係如第4圖。該自混頻式三倍頻器300在其輸入端301與輸出端302之間串聯有二級諧波產生器(2nd harmonic generator)310、混頻器320、與帶通濾波器(BPF)330，另一傳導線路則跳過該二級諧波產生器310而連接該輸入端301與該混頻器320；該注入鎖定式三倍頻器400在其輸入端401與輸出端402之間串聯有三級諧波產生器(3rd harmonic generator)410、混頻器420、注入鎖定震盪器(Injection-locked oscillator)430、與帶通濾波器(BPF)440。而這兩種電路皆為差動型式，如果上述兩種電路要設計成正交輸出時，必須要額外使用一組相同的電路，將會使消耗功率明顯增加，並且最重要是這兩種電路不適合以串接方式來獲得高倍頻(五倍頻或更高倍頻以上)輸出，其原因在於它們皆需要高輸入功率來驅動電路，導致兩電路串接時，後級電路將不易被驅動，故習知三倍頻器皆不適合應用於24 GHz直接降頻接收機。

為了解決上述之問題，本發明之主要目的係在於提供一種具低轉換損耗之奇數多倍頻裝置，藉由降低頻率合成器的工作頻率，舒緩振盪器與除頻器性能上所受到的限制，故達到有效降低其消耗功率並可獲得較佳之輸出功率與相位雜訊之功效。

本發明之次一目的係在於提供一種具低轉換損耗之奇數多倍頻裝置，其鎖相迴路的除頻器鏈路(Frequency divider loop)也因輸入頻率降為1/N(N為不小於三之正整數)，如1/5，可減少除頻器的使用，以使鎖相迴路的消耗功率可以有效的降低。

本發明的目的及解決其技術問題是採用以下技術方案來實現的。本發明揭示一種具低轉換損耗之奇數多倍頻裝置，包含一正交再生式除頻器、一成對之單平衡混波器以及一N倍頻器。該正交再生式除頻器係為一成對之吉伯特混頻器、一成對之帶通濾波器與一電流模態邏輯除頻器之迴路串接組合，以使由該吉伯特混頻器注入之成對之基頻訊號轉換為由該電流模態邏輯除頻器正交相位輸出之1/N倍頻率訊號與共模節點輸出之2(N-1)/N倍頻率訊號，其中N係為不小於三之正整數。該單平衡混波器係各具有一第一射頻轉導級與一第一本地振盪開關級，分別連接至該電流模態邏輯除頻器的兩輸出端，用以將上述之1/N倍頻率正交訊號與2(N-1)/N倍頻率訊號予以混頻轉換為成對之(2N-1)/N倍頻率訊號。該N倍頻器係連接至該單平衡混波器之一第一中頻輸出端，用以將上述(2N-1)/N倍頻率訊號予以倍頻轉換為成對之(2N-1)倍頻率訊號。

本發明的目的及解決其技術問題還可採用以下技術措施進一步實現。

在前述之奇數多倍頻裝置中，該N倍頻器係具體可為三倍頻器，以使注入之正交基頻訊號最終轉換為正交輸出之五倍頻率訊號。

在前述之奇數多倍頻裝置中，該電流模態邏輯除頻器的該兩輸出端係可分別為用以輸出上述之1/N倍頻率正交訊號之兩級電流模態邏輯電路輸出端與用以輸出上述2(N-1)/N倍頻率訊號之輸入脈波驅動級，該電流模態邏輯除頻器之該輸入脈波驅動級係連接至該單平衡混波器之該第一射頻轉導級，該電流模態邏輯除頻器之該兩級電流模態邏輯電路輸出端係連接至該單平衡混波器之該第一本地振盪開關級。

在前述之奇數多倍頻裝置中，該吉伯特混頻器係可具有一第二射頻轉導級與一第二本地振盪開關級，該電流模態邏輯除頻器之該兩級電流模態邏輯電路輸出端係可更連接至該吉伯特混頻器之第二射頻轉導級。

在前述之奇數多倍頻裝置中，可另包含一輸出緩衝級電路，係連接至該N倍頻器，該輸出緩衝級電路係由一差動放大器所組成，以作為上述(2N-1)倍頻率訊號之輸出緩衝器。

10‧‧‧頻率合成器

11‧‧‧混頻器

12‧‧‧低雜訊放大器

13‧‧‧類比數位轉換器

14‧‧‧鎖相迴路

15‧‧‧振盪器

100‧‧‧奇數多倍頻裝置

101‧‧‧輸入端

102‧‧‧輸出端

110‧‧‧正交再生式除頻器

120‧‧‧單平衡混波器

121‧‧‧第一射頻轉導級

122‧‧‧第一本地振盪開關級

123‧‧‧第一中頻輸出端

124‧‧‧濾波器

130‧‧‧N倍頻器

131‧‧‧倍頻器開關級

132‧‧‧倍頻器輸出端

140‧‧‧輸出緩衝級電路

150‧‧‧吉伯特混頻器

151‧‧‧第二射頻轉導級

152‧‧‧第二本地振盪開關級

153‧‧‧第二中頻輸出端

160‧‧‧帶通濾波器

170‧‧‧電流模態邏輯除頻器

171‧‧‧兩級電流模態邏輯電路

172‧‧‧輸入脈波驅動級

173‧‧‧濾波輸入端

174‧‧‧拴鎖電路

200‧‧‧平衡式三倍頻器

201‧‧‧輸入端

202‧‧‧輸出端

210‧‧‧功率分配器

220‧‧‧功率合成器

230‧‧‧低通濾波器

240‧‧‧放大器

250‧‧‧帶通濾波器

260‧‧‧180度相移器

300‧‧‧自混頻式三倍頻器

301‧‧‧輸入端

302‧‧‧輸出端

310‧‧‧二級諧波產生器

320‧‧‧混頻器

330‧‧‧帶通濾波器

400‧‧‧注入鎖定式三倍頻器

401‧‧‧輸入端

402‧‧‧輸出端

410‧‧‧三級諧波產生器

420‧‧‧混頻器

430‧‧‧注入鎖定震盪器

440‧‧‧帶通濾波器

第1圖：習知24GHz正交直接降頻接收機之架構圖。

第2圖：習知平衡式三倍頻器之架構圖。

第3圖：習知自混頻三倍頻器之架構圖。

第4圖：習知注入鎖定三倍頻器之架構圖。

第5圖：依據本發明之一具體實施例，一種具低轉換損耗之奇數多倍頻裝置之原理方塊圖。

第6圖：依據本發明之一具體實施例，該奇數多倍頻裝置之架構方塊圖。

第7圖：依據本發明之一具體實施例，該奇數多倍頻裝置之正交再生式除頻器中其中一組吉伯特混頻器與帶通濾波器之電路架構圖。

第8圖：依據本發明之一具體實施例，該奇數多倍頻裝置之正交再生式除頻器之電流模態邏輯除頻器之等效方塊圖(A)與訊號時脈圖(B)。

第9圖：依據本發明之一具體實施例，該奇數多倍頻裝置之正交再生式除頻器之電流模態邏輯除頻器之電路架構圖。

第10圖：依據本發明之一具體實施例，該奇數多倍頻裝置之正交再生式除頻器之電流模態邏輯除頻器之頻率模擬示意圖。

第11圖：依據本發明之一具體實施例，該奇數多倍頻裝置之成對單平衡混波器之電路架構圖。

第12圖：依據本發明之一具體實施例，該奇數多倍頻裝置之三倍頻器之電路架構圖。

第13圖：依據本發明之一具體實施例，該奇數多倍頻裝置之輸出緩衝級電路之電路架構圖。

第14圖：依據本發明之一具體實施例，該奇數多倍頻裝置之具體操作數據表。

第15圖：依據本發明之一具體實施例，該奇數多倍頻裝置之輸出功率對輸出頻率之比對曲線圖(輸入功率為3.9 dBm)。

第16圖：依據本發明之一具體實施例，該奇數多倍頻裝置與習知三倍頻器之測試比較表。

第17圖：依據本發明之一具體實施例，利用該奇數多倍頻裝置建構於一24GHz正交直接降頻接收機之架構圖。

以下將配合所附圖示詳細說明本發明之實施例，然應注意的是，該些圖示均為簡化之示意圖，僅以示意方法來說明本發明之基本架構或實施方法，故僅顯示與本案有關之元件與組合關係，圖中所顯示之元件並非以實際實施之數目、形狀、尺寸做等比例繪製，某些尺寸比例與其他相關尺寸比例或已誇張或是簡化處理，以提供更清楚的描述。實際實施之數目、形狀及尺寸比例為一種選置性之設計，詳細之元件佈局可能更為複雜。

依據本發明之一具體實施例，一種具低轉換損耗之奇數多倍頻裝置舉例說明於第5圖之原理方塊圖、第6圖之架構方塊圖、以及第7至13圖之各部元件之電路架構圖。如第5與6圖所示，該具低轉換損耗之奇數多倍頻裝置100係包含一正交再生式除頻器110、一成對之單平衡混波器120以及一N倍頻器130，其中N係為不小於三之正整數。如第5圖所示，該奇數多倍頻裝置100係利用該正交再生式除頻器110、該成對之單平衡混波器120以及該N倍頻器130，可將基頻訊號予以轉換為成對之(2N-1)倍頻率訊號，例如五倍頻、七倍頻或九倍頻等等。在本發明中，該奇數多倍頻裝置100係為五倍頻裝置(當N=3，2N-1=5)，由輸入端101輸入之基頻訊號(fo)在經過該正交再生式除頻器110可降低為三分之一倍頻訊號(fo/3)，並由該正交再生式除頻器110取出三分之四倍頻訊號(4fo/3)，再經過該單平衡混波器120可將兩者頻率訊號混頻可合成為正交三分之五倍頻訊號(5fo/3)，再經過例如三倍頻器之該N倍頻器130可倍頻為由輸出端102導出之五倍頻訊號(5fo)，其結果顯示輸出頻率為五倍倍頻並為正交輸出訊號。並經試驗證明，該奇數多倍頻裝置100係具有良好的頻率轉換效率以及正交輸出、正交輸入等特性下，以將4.8 Ghz頻率訊號轉換為24 Ghz頻率訊號，以適合應用到正交本地振盪產生器，進而適用於汽車防撞雷達系統的頻帶規範(22~29 GHz)。

第6圖係為該奇數多倍頻裝置100之架構方塊圖，配合參閱第7~9圖，該正交再生式除頻器110係為一成對之吉伯特混頻器150(Gilert mixer)、一成對之帶通濾波器160(BPF)與一電流模態邏輯除頻器170(或稱CML除頻器(Current-mode-logic frequency divider))之迴路串接組合，即該些帶通濾波器160係連接於對應吉伯特混頻器150與該電流模態邏輯除頻器170之間，並且該電流模態邏輯除頻器170導回串接至該些吉伯特混頻器150。藉由此一迴路串接組合關係使得由該吉伯特混頻器150注入之成對之基頻訊號轉換為由該電流模態邏輯除頻器170正交相位輸出之1/N倍頻率訊號與共模節點輸出之2(N-1)/N倍頻率訊號。

該單平衡混波器120係各具有一第一射頻轉導級121與一第一本地振盪開關級122，分別連接至該電流模態邏輯除頻器170的兩輸出端，用以將上述之1/N倍頻率正交訊號與2(N-1)/N倍頻率訊號予以混頻轉換為成對之(2N-1)/N倍頻率訊號。此外，該N倍頻器130係連接至該單平衡混波器120之第一中頻輸出端123，用以將上述(2N-1)/N倍頻率訊號予以倍頻轉換為成對之(2N-1)倍頻率訊號。在本實施例中，N可等於3，該N倍頻器130係具體可為三倍頻器，以使注入之正交基頻訊號最終轉換為正交輸出之五倍頻率訊號。在不同實施例中，N可等於4，該N倍頻器130係具體可為四倍頻器，以使注入之成對之7/4倍頻率訊號最終轉換為成對之七倍頻率訊號。或者，N可等於5，該N倍頻器130係具體可為五倍頻器，以使注入之成對之9/5倍頻率訊號最終轉換為成對之九倍頻率訊號。

在本實施例中，該電流模態邏輯除頻器170的該兩輸出端係可分別為用以輸出上述之1/N倍頻率正交訊號之兩級電流模態邏輯電路171之輸出端與用以輸出上述2(N-1)/N倍頻率訊號之輸入脈波驅動級172，該電流模態邏輯除頻器170之該輸入脈波驅動級172係連接至該單平衡混波器120之該第一射頻轉導級121，該電流模態邏輯除頻器170之該兩級電流模態邏輯電路171之輸出端係連接至該單平衡混波器120之該第一本地振盪開關級122。而更具體地，該吉伯特混頻器150係可具有一第二射頻轉導級151與一第二本地振盪開關級152，該電流模態邏輯除頻器170之該兩級電流模態邏輯電路171之輸出端係可更連接至該吉伯特混頻器150之該第二射頻轉導級151。

其中，在本實施例中，該電流模態邏輯除頻器170係將該些吉伯特混頻器150與該些帶通濾波器160所混出的三分之二倍頻訊號(2fo/3頻率訊號)由其濾波輸入端173導入並被降為一半，而成為三分之一倍頻訊號(fo/3頻率訊號)在該些兩級電流模態邏輯電路171，並且各具有正交相位(0°、90°、180°、270°)的fo/3頻率輸出訊號(如第9圖所示)，最後這些正交輸出訊號由該些兩級電流模態邏輯電路171再回授注入到該些吉伯特混頻器150之第二射頻轉導級151。另外一方面，該電流模態邏輯除頻器170之該些輸入脈波驅動級172(或稱為驅動級時脈驅動級(Clock-driven stage))產生的4fo/3頻率輸出訊號並與在該些兩級電流模態邏輯電路171之正交輸出訊號(fo/3)一起傳送給下一級單平衡混頻器120之對應第一射頻轉導級121與第一本地振盪開關122進行混頻，該單平衡混頻器120在第一中頻輸出端123(即IF輸出埠)會混出兩組互為正交之5fo/3(0°、180°與90°、270°)輸出混頻訊號，最後透過例如正交三倍頻器之該N倍頻器130，以將5fo/3輸出混頻訊號升頻到如五倍頻(5fo)之N倍頻輸出訊號在輸出端102。此外，為了讓此一五倍頻器可以推動量測儀器的50 Ω負載電阻，該奇數多倍頻裝置100係較佳地可另包含一輸出緩衝級電路140，係連接至該N倍頻器130，該輸出緩衝級電路140係由一差動放大器所組成，以作為上述(2N-1)倍頻率訊號之輸出緩衝器。因此，使用兩組差動放大器作為電路的輸出緩衝器。

再如第7圖所示，繪示該吉伯特混頻器150與該帶通濾波器160之電路架構。該吉伯特混頻器150可分成第二射頻轉導級151以及第二本地振盪開關級152兩部分。該些第二射頻轉導級151係由源級耦合對(M5-M6)構成，該些第二本地振盪開關級152則係由兩組差動對(M1-M4)堆疊在該些第二射頻轉導級151之上方。輸入訊號(IN_P,IN_M)經輸入端101注入到該些第二本地振盪開關級152，該些第二射頻轉導級151的源極耦合對則被回授差動訊號fo/3(0°、180°)驅動，該些第二射頻轉導級151的每個電晶體在訊號的1/3週期就會導通一次，再利用輸入訊號切換該些第二本地振盪開關級152，最後該些吉伯特混頻器150之第二中頻輸出端153會產生2fo/3與4fo/3的輸出混波訊號，再經由該些帶通濾波器160取出2fo/3頻率訊號。另外，由於該些第二射頻轉導級151係具有轉導增益，讓混頻器可以提供轉換增益給整個迴路電路，以確保回授訊號不會被衰減消失，同時讓該電流模態邏輯除頻器170可以提供正確的除數。該些帶通濾波器160係可由兩顆中心抽頭式螺旋電感(L1,L2)以及電晶體M9-M12(圖中未匯出)的雜散電容構成。在布局考量之下選擇使用中心抽頭式的螺旋電感以節省晶片面積，其共振頻率設計在3.4 GHz，並且當頻率高於3.4 GHz時，振幅響應呈現訊號衰減的效果，讓該些帶通濾波器160可以濾除6.8 GHz的輸出混頻訊號，同時抑制從該些輸入端101洩漏到該些第二中頻輸出端153的5.1 GHz訊號成份。

如第8圖(A)與(B)所示，分別繪示該電流模態邏輯除頻器170之等效方塊圖與訊號時脈圖。該電流模態邏輯除頻器170係由兩個拴鎖電路174所組成(L1,L2)，可將標示為L2之拴鎖電路174的輸出端(Q₂,Q_2b)交叉回授到標示為L1之拴鎖電路174的輸入端(D₁,D_1b)。在第8圖(B)中，輸出訊號(Q₁,Q_1b,Q₂,Q_2b)的週期為輸入脈波訊號的兩倍，同時Q₁,Q₂以及Q_1b,Q_2b的相位互差90度，因此整個電路可以提供除二的功能以及正交的輸出訊號。依照此原理，當將0°以及180°的差動訊號(2fo/3)注入到標記為CK_P、CK_M端之該些濾波輸入端173，可以獲得(0°,90°,180°,270°)的除頻輸出訊號(fo/3)在標記為I_P、I_M、Q_P、Q_M端之該兩級電流模態邏輯電路171，以及如第9圖所示與如下所述這般可以獲得倍頻輸出訊號(4fo/3)在該輸入脈波驅動級172。第9圖係為該電流模態邏輯除頻器170之電路架構，由兩個拴鎖電路174(即CML電路)構成，其中第二級交叉耦合對的輸出端交叉回授到第一級差動對的輸入端，差動對的輸出電壓振幅大約是元件的起始電壓，每個輸出點的差動對變化是從V_DD-R_DI_SS到V_DD，故最大差動輸出電壓大約是R_DI_SS，假設拴鎖電路174的輸出負載為一個50 Ω上拉電阻，則單端拴鎖電路174輸出信號的擺幅為V_DD-R_DI_SS到V_DD也就是V_DD~V_DD-0.8 V。在這種情況下，差分輸出信號擺幅較小，對寄生電容的充放電時間將更少，因此電路可以作為高速電路使用。第10圖係為該電流模態邏輯除頻器170取出二倍頻訊號的示意圖，當由該些濾波輸入端173之輸入訊號為0°以及180°的差動訊號(2fo/3)，並將差動對源極端下方的電流鏡偏壓在歐姆區，將可達到只讓輸入訊號正半週通過的開關效果，即可在該些輸入脈波驅動級172(即Clock差動對的源極端)產生一個倍頻的作用，而導出倍頻訊號(4fo/3)，此點因Clock差動放大器的負載不同會使振福產生一個微小的變化量。

第11圖係為該單平衡混波器120之電路架構，此電路是用來將正交再生式除頻器110所產生之除頻(fo/3)及倍頻(4fo/3)訊號分別經由其第一本地振盪開關級122與第一射頻轉導級121加以混頻，再以其連接之濾波器124(例如帶通濾波器)將訊號取出，以在其第一中頻輸出端123產生一個三分之五倍頻(5fo/3)的頻率訊號。

第12圖係為該N倍頻器130(具體為三倍頻器)之電路架構。此一電路在其尾端部份是將兩個電晶體(M₃、M₄)之汲極端接地形成差動對，並在下方倍頻器開關級131輸入一差動訊號，因為此差動對只對正半週輸入訊號動作，所以在汲極端可產生一個倍頻之電流(10fo/3)，再與上方倍頻器開關級131接近電晶體(M₁、M₂)之輸入頻率(5fo/3)進行混頻，再以帶通濾波器(BPF)將訊號取出，故在倍頻器輸出端132可產生一個五倍頻率(5fo)的訊號。

第13圖係為該輸出緩衝級電路140之電路架構，其係由差動放大器組成，其中差動放大器的設計考量在於讓輸入端與五倍頻器的輸出端具有良好的阻抗匹配，並可提供五倍頻器足夠的輸出功率，使其順利推動50 Ω儀器負載。

第14圖係為該奇數多倍頻裝置100具體為一K-band正交五倍頻之操作數據表。本發明架構下之五倍頻器之輸入訊號(f_in)之輸入頻率為4.5~5.7 GHz，輸出訊號(f_out)之輸出頻率為25.5 GHz。當完成Post-layout之模擬結果發現，第15圖係為個別四個相位輸出訊號(f_out=25.5 GHz)之頻譜模擬結果，當完成Post-layout，輸入訊號(f_in=5.1 GHz)功率為3.9dBm，其輸出功率為1.871~2.392dBm。再如第14圖所示，該奇數多倍頻裝置100正交相位之相位誤差(Phase error)為介於1.907至2.398度。並由第15圖輸出功率對於輸出頻率之比對曲線圖，發現五倍頻輸出功率可為正值，基頻、二倍頻、三倍頻及四倍頻輸出功率之抑制情況則改善為超過39dB、20dB、26dB及30dB。

第16圖係為本發明之奇數多倍頻裝置100與習知三倍頻器之測試比較表。本發明之奇數多倍頻裝置100之倍頻率可達五倍(含)以上的奇數，為以往的三倍頻器所不能及。並進一步與第2圖之習知平衡式三倍頻器、第3圖之習知自混頻三倍頻器、以及第4圖之習知注入鎖定三倍頻器相比較下，本發明之奇數多倍頻裝置100可以有最低的轉換損耗(Conversion loss)、可被測得之較低相位誤差、以及符合在5.1GHz之輸入頻率下有較低之耗散功率。此外，本發明所提出之奇數多倍頻裝置100特別適用於五倍頻器，與傳統主動式倍頻器最大的差異為：(1)輸入級使用一個再生迴路除頻器，可獲得低輸入靈敏度以及正交輸入之特性、(2)利用再生迴路除頻器驅動混頻器，可使混頻器獲得良好的轉換增益以及高輸出功率、(3)利用第二級之正交三倍頻器，將輸出頻率升為輸入頻率的5倍，同時獲得正交輸出訊號。綜所上述，該五倍頻器可提供良好的低轉換損耗，且可獲得正交注入以及正交輸出等特性。

第17圖係為本發明之奇數多倍頻裝置100建構於一24GHz正交直接降頻接收機(24 GHz quadrature direct-conversion receiver)之架構圖，用以改善前述習知問題。本發明之奇數多倍頻裝置100特別規劃運用為五倍頻器(Quintupler)並串接於一頻率合成器10與成對之混頻器11之間，而每一混頻器11又串接於對應連接至輸入端之低雜訊放大器12(Low-noise amplifier,LNA)與對應連接至輸出端之類比數位轉換器13(A/D)之間，藉由降低該頻率合成器10的工作頻率，例如為4.8 GHz QVCO，故該頻率合成器10之振盪器15的操作頻率可降為1/5而為4.8 GHz，以有效降低其消耗功率，並可獲得較佳之輸出功率與相位雜訊，此外，鎖相迴路14(PLL)的除頻器鏈路(Frequency divider loop)也因輸入頻率降為1/5，故可減少除頻器的使用，使該鎖相迴路14的消耗功率可以有效的降低。最終，經過該奇數多倍頻裝置100之奇數倍頻效果，在輸出端可得到24 GHz之訊號頻率，以適用於汽車防撞雷達系統的頻帶規範(22~29 GHz)。

因此，本發明提供之一種具低轉換損耗之奇數多倍頻裝置係藉由降低頻率合成器的工作頻率，能舒緩振盪器與除頻器性能上所受到的限制，故達到有效降低其消耗功率並可獲得較佳之輸出功率與相位雜訊之功效。此外，該奇數多倍頻裝置之鎖相迴路的除頻器鏈路(Frequency divider loop)也因輸入頻率降為1/N(其中N為不小於三之正整數)，如1/5，可減少除頻器的使用，以使鎖相迴路的消耗功率可以有效的降低。

以上所述，僅是本發明的較佳實施例而已，並非對本發明作任何形式上的限制，雖然本發明已以較佳實施例揭露如上，然而並非用以限定本發明，任何熟悉本項技術者，在不脫離本發明之技術範圍內，所作的任何簡單修改、等效性變化與修飾，均仍屬於本發明的技術範圍內。