KR100698862B1 - 시그마-델타 변조기를 포함하는 가변 주파수 합성기 - Google Patents

시그마-델타 변조기를 포함하는 가변 주파수 합성기 Download PDF

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

시그마-델타 변조기를 포함하는 가변 주파수 합성기가 제공된다. 이와 같은 합성기들은 순간적인 주파수가 변동하더라도 정확한 평균 주파수를 제공한다. 시그마-델타 변조기는 직렬로 접속된 복수의 축적기단들을 포함한다. 시그마-델타 변조기의 일부가 되는 축적기(51, 52, 53, 54)의 적어도 하나의 입력값은 소정의 계수에 의해 곱해진 오버플로 신호(of1, of2, of3, of4)와 동일한 제2 성분을 가진다. 이 피드백은 순간 주파수의 최대 등락폭을 감소시킨다. 따라서, 위상 검출기, 전하 펌프 및 VCO의 비선형성에 의해 발생된 위상 지터가 감소된다.
가변 주파수 합성기, 지터, 축적기, 오버플로, 비선형성

Description

시그마-델타 변조기를 포함하는 가변 주파수 합성기{VARIABLE FREQUENCY SYNTHESIZER COMPRISING A SIGMA-DELTA MODULATOR}
본 발명은 대체로 주파수 합성기에 관한 것으로, 보다 구체적으로는 청구항1의 전제부에 따른 주파수 합성기, 청구항5의 전제부에 따른 분할기 비율 제어기, 및 청구항6의 전제부에 따른 분할기 비율 제어기를 동작시키기 위한 방법에 관한 것이다.
주파수 합성기는 기준 주파수의 정배수인 주파수를 갖는 출력 신호들을 발생한다. 출력 신호의 주파수의 정확성은 기준 주파수의 정확성과 안정성에 의해 결정된다. 본 분야의 종래 기술에서 주파수 합성기는 종종 위상 고정 루프(Phase Lock Loop, PLL) 회로에 기반하고 있다.
전형적으로, PLL은 위상 검출 회로, 증폭기 또는 전하 펌프, 필터 회로, 및 전압 제어형 발진기를 포함한다. 위상 검출 회로는 두 신호의 위상차를 검출한다. 이들 신호들 중 하나는 기준 신호이다. 다른 하나는 PLL에서 발생된다. 전하 펌프는 VCO의 제어에 적합한 높은 전류 구동을 갖는 아날로그 신호를 발생한다. 전하 펌프 신호는 대개 동일한 양의 2개의 고정된 전류값을 가지지만, 위상 검출기에 의해 제공된 디지털 0 및 1에 대응하는 반대의 부호를 가짐으로써, 위상 검출기에 의해 비교되는 2개 신호들간의 위상차의 존재를 가리킨다. VCO의 주파수는, 기준 신호 및 이 기준 신호와 비교되는 신호가 동기화될때까지 조절된다.
전하 펌프에 의해 제공되는 신호가 VCO에 공급되기 이전에, 고주파 잡음은 대개 루프 필터에서 감쇄된다. 이 필터는 저역-통과 필터이며 전하 펌프에 의해 제공되는 신호를 평균화한다. VCO의 신호는 우선, 분할기에 의해 분할된 다음, 위상 검출기에 공급된다. 따라서, VCO는, 기준 주파수보다 큰 분할기 비율의 역에 의해 주어진 계수에 의해 곱해지는 주파수를 발생한다.
전형적으로, 주파수 분할기 회로는 정수값에 의해서만 분할될 수 있다. 따라서, 출력 주파수에서의 증분적 변화는 기준 주파수 그 자체보다 더 작을 수 없다. 따라서, 작은 스텝 크기를 갖는 주파수 합성기를 제공하기 위해서는 매우 낮은 기준 주파수가 필요할 것이다. 그러나, 낮은 기준 주파수는, 주파수 범위가 제한되어 긴 안정화 시간(settling time)을 초래하기 때문에, 수용하기 어렵다.
작은 스텝 크기는 분수 주파수 분할기(fractional frequency divider)를 이용하여 달성될 수 있다. 이와 같은 분할기들은 1973년 12월 23일 C.A. Kingsford-Smith에 의해 출원된 미국특허 제3,928,813호에 공개된 바와 같은 복수의 분할 싸이클 동안에 분할기 비율을 정수값들 사이에서 변경시킴으로써 비정수 분할 비율을 구현하고 있다. 만일 희망하는 주파수가 예를 들어 1000.1 Hz이고 기준 주파수가 1 MHz이라면, 분할기 비율은 9개 싸이클에 대해 1000이고, 1개 싸이클에 대해 1001이다.
순간 분할기 비율이 결코 올바르지 못해서 위상 검출기의 출력에서 위상 에 러를 초래하더라도, 이와 같은 PLL 회로에 의해 제공되는 평균 주파수는 올바르다. 위상 에러 신호는 위상 지터라 알려진 결과적인 불요 신호(spurious signal)들을 발생시키는 VCO의 주파수를 변조한다. 지터에 관련된 문제를 완화시키기 위해, 위상 에러를 교정하기 위한 신호가 인가될 수 있다. 이것은 위상 보간(phase interpolation)이라 알려진 기술이다. 그러나, 위상 에러의 교정을 위한 정확한 신호를 발생하기는 어렵고, 이러한 기술은 복잡하며 비싼 회로를 요구한다.
DE 690 23 219호는 주파수 합성기를 공개하고 있는데, 여기서 분할기 비율은 시그마-델타 변조기 회로에 의해 제어된다. 유익하게도, 저주파를 갖는 위상 잡음, 즉 불요 신호들이 억제된다. 그러나, 결과적인 분할기 비율에서의 변화는 비교적 크다. 이와 같은 변화에 대해, VCO에 인가되는 신호는, 위상 검출기에 의해 검출된 위상 이동에 관해 더 이상 선형 함수가 아니어서, VCO는 평균 주파수를 발생하지 못한다. 그 결과, PLL 회로에서 발생된 신호의 평균 주파수는 상당한 양의 잡음을 포함할 수 있다.
1984년 4월 11일 N. J. Wells에 의해 출원된 EP 125790호는, 유익한 주파수 합성기를 기술하고 있는데, 여기서, 위상 잡음은, 그 합이 0인 파스칼의 삼각형에서의 연속적인 행들을 나타내는 복수의 시퀀스에 따라 분할기 비율을 변경함으로써 억제된다. 그러나, 이 주파수 합성기는 상기 언급한 문제들을 초래하는 저주파에 대해 상당히 조용하다.
(IFR Americas, Inc) David Owen에 의한 출원 "Fractional-N Synthesizers"에 따르면, EP 125790호에 공개된 주파수 합성기는 도 2에 도시된 분할기 비율 제 어기를 사용하여 구현될 수 있다. 상기 분할기 비율 제어기는 직렬로 접속된 다수의 축적기들 AC21, AC22, AC23, AC24로 구성된다. 축적기의 출력은 다음 축적기에 직렬로 접속된다. 분수, 즉, 의도된 평균 분할기 비율의 소수 성분은, 제1 축적기의 입력에 제공된다. 축적기 내에 저장된 값이 각각의 축적기의 용량에 의해 제한되는 한계치를 초과하게 되면, 축적기는 오버플로되어, 오버플로 신호 of1, of2, of3, 및 of4를 발생한다. 이들 오버플로 신호들은 미분기들 DIF21, DIF22, DIF23, 및 DIF24에 의해 미분되고 합산되어, 의도된 평균 분할기 비율의 정수 성분을 형성한다.
기본 축적기단의 모델이 도 3에 도시되어 있다. 이 표현식에서, z는 이산 시간 도메인에서의 라플라스 변수이며, vii(z), voi(z), 및 ofi(z)는, 각각, 축적기단의 입력 신호 vii의 z-변환, 축적기단의 출력 신호 voi, 및 오버플로 신호 ofi이다(이하에서, vii(z)는 vii등으로 약칭된다). 1/(1-z-1)은 축적기단의 전달 함수이다. 따라서, vii는 다음과 같이 나타낼 수 있다.
vii = (1-z-1)ㆍ(voi + ofi) - z-1ㆍofi (1)
수학식 (1)을 사용하여, Ofi는 다음과 같이 쓸 수 있다.
ofi = -voiㆍ(1-z-1) + vii (2)
축적기단의 출력 신호 voi는, 다음 축적기단, 즉, 차수 i+1의 축적기단의 입력 신호 vii+1이다. 따라서, ofi+1은 다음과 같이 표현될 수 있다.
ofi+1 = -voi+1ㆍ(1-z-1) + voi (3)
ofi+1의 미분, 즉, 지연 연산자 D=(1-z-1)를 곱하고, Dㆍofi+1 및 ofi를 가산하면, voi의 보상을 초래한다.
Dㆍofi+1 + ofi = -voiㆍ(1-z-1) + vii
+ (1-z-1)ㆍ((-voi+1ㆍ(1-z-1) + voi))
= vii - (1-z-1)2ㆍvoi+1 (4)
동일한 방법이 m개의 축적기단들을 갖는 시스템에 확장될 수 있다. 이와 같은 시스템의 경우, 시그마-델타 변조기의 출력 신호 △N은 다음과 같이 주어진다.
△N = vi0 - (1-z-1)mㆍvom (5)
축적기들의 내용의 변경 속도가 그 차수와 더불어 증가함에 따라, N의 변경 속도도 역시, 축적기의 갯수 증가와 더불어 증가한다. N의 재빠른 등락은 가변 주파수 합성기의 동작을 느린 진동보다 덜 교란시키는데, 이는 저역-통과 필터가 그 입력에 제공된 신호에 포함된 고주파 잡음을 감쇄하기 때문이다. 그 결과, 위상 지터가 감소된다.
z = ejωn , 여기서, ωn은 표준화된 주파수이고(|z1| ≤ 1), △N의 최대 등락 gm 은 다음과 같이 산정된다.
gm = |(1-z-1)mㆍvom| (6)
커패시턴스의 주파수를 정규화하면, vom은 1보다 작아질 것이다(vom < 1). vm = 1을 사용하면, 실제 커패시턴스와는 독립된 gm의 값이 발견될 수 있다.
도 4를 참조하면, 의도된 평균 분할기 비율 Nint = 10.62501526에 대해, 4개 스테이지를 갖는 분할기 비율 제어기의 출력 신호의 그래프가 도시되어 있다. 수학식 (6)에 따르면, 최대 등락 gm = 16이다.
본 발명의 저변에 놓인 문제는 개선된 가변 주파수 합성기를 제공하는 것이다. 또한, 대응하는 분할기 비율 제어기와 이 제어기를 동작하는 양호한 방법을 제공하고자 한다.
청구항 1의 특징부에 기재된 특징을 갖는 청구항 1의 전제부에 따른 가변 주파수 합성기에 대해 본 발명의 저변 문제가 해결된다.
청구항 1에 따르면, 가변 주파수 합성기는, 인가되는 입력 신호에 의존하는 주파수를 갖는 발진기 신호를 발생시키기 위한 전압 제어형 발진기; 상기 발진기 신호를 수신하여, 주파수 분할 비율에 의해 분할된 상기 발진기 신호들의 주파수와 동일한 주파수를 갖는 분할기 신호들을 발생하는 주파수 분할기; 상기 분할기 신호들과 기준 신호들간의 위상차에 기초하여, 전압 제어형 발진기에 인가되는 상기 입력 신호를 결정하는 위상차 신호를 제공하는 위상 검출기; 시그마-델타 변조기를 포함하며 상기 분할기 비율을 제공하는 분할기 비율 제어기로서, 상기 시그마-델타 변조기는 직렬 접속된 복수의 축적기단들을 포함하며, 각각의 축적기단은 입력 값들을 합산하여 최대값에 도달하면 오버플로 신호값을 제공하며, 상기 직렬 구조의 제1 축적기단은 입력값의 제1 성분으로서 의도된 평균 분할기의 소수부를 수신하고, 각각의 오버플로 신호값은, 모든 오버플로 신호값들이 합산되어 상기 시그마-델타 변조기의 출력 신호를 형성하기 이전에, 상기 직렬 구조에 상기 각각의 오버플로 신호값을 제공하는 축적기단에 선행하는 축적기단들의 수만큼 미분되고, 상기 분할기 비율은 상기 시그마-델타 변조기의 상기 출력 신호와 의도된 평균 분할기 비율의 정수부와의 합인 것인, 상기 분할기 비율 제어기를 포함하고, 적어도 하나의 입력값은 소정의 계수에 의해 곱해진 오버플로 신호와 동일한 제2 성분을 갖는 것을 특징으로 한다.
본 발명의 잇점은, 분할기 비율의 등락 및 그 결과의 위상 지터가 감소된다는 것이다.
본 발명의 한 특징에서, 각각의 축적기단은, 소정 계수에 의해 곱해진 상기 각각의 축적기단의 오버플로 신호와 동일한 제2 성분을 갖는 입력값을 수신한다.
본 발명의 다른 특징에서, 상기 위상 검출기와 상기 전압 제어형 발진기 사이에 전하 펌프 회로가 접속되어, 상기 전압 제어형 발진기의 입력에서 전하 펌프 신호를 제공한다.
본 발명의 다른 특징에서, 상기 전하 펌프 및 상기 전압 제어형 발진기 사이에 루프 필터가 접속되어, 상기 위상 검출기 신호를 수신하고, 상기 전압 제어형 발진기의 입력에서 전하 펌프 신호들을 제공하기 이전에 상기 전하 펌프 신호들을 필터링한다.
청구항 5의 특징부에 개시된 특징에 의해 청구항 5의 전제부에 따른 분할기 비율 제어기에 대한 문제점이 해결된다.
청구항 5에 따르면, 인가되는 입력 신호에 의존하는 주파수를 갖는 발진기 신호를 발생시키기 위한 전압 제어형 발진기; 상기 발진기 신호를 수신하여, 분할기 비율에 의해 분할된 상기 발진기 신호들의 주파수와 동일한 주파수를 갖는 분할기 신호들을 발생하는 주파수 분할기; 상기 분할기 신호들과 기준 신호들간의 위상차에 기초하여, 상기 전압 제어형 발진기에 인가되는 상기 입력 신호를 결정하는 위상차 신호를 제공하는 위상 검출기를 포함하는 가변 주파수 합성기의 분할기 비율 제어기에 있어서, 상기 분할기 비율 제어기는 시그마-델타 변조기를 포함하며 분할기 비율을 제공하고, 상기 시그마-델타 변조기는 직렬 접속된 복수의 축적기단들을 포함하며, 각각의 축적기단은 입력 값들을 합산하여 최대값에 도달하면 오버플로 신호값을 제공하며, 직렬의 제1 축적기단은 입력값의 제1 성분으로서 의도된 평균 분할기 비율의 소수부를 수신하고, 각각의 후속하는 축적기는 자신에게 인접한 선행하는 축적기의 축적기 값을 입력값의 제1 성분으로서 수신하고, 각각의 오버플로 신호 값은, 모든 오버플로 신호들이 합산되어 상기 시그마-델타 변조기의 출력 신호를 형성하기 이전에, 상기 직렬 구조에 상기 각각의 오버플로 신호값을 제공하는 축적기단에 선행하는 축적기단들의 수만큼 미분되며, 상기 분할기 비율은 상기 시그마-델타 변조기의 상기 출력 신호와 의도된 평균 분할기 비율의 정수부와의 합이며, 적어도 하나의 입력값은 소정의 계수에 의해 곱해진 오버플로 신호와 동일한 제2 성분을 갖는 것을 특징으로 한다.
청구항 6의 특징부에 기재된 특징에 의해 청구항 6의 전제부에 따른 분할기 비율 제어기를 동작시키기 위한 방법에 대한 문제점이 해결된다.
청구항 6에 따르면, 인가되는 입력 신호에 의존하는 주파수를 갖는 발진 신호를 발생하는 전압 제어형 발진기를 갖는 가변 주파수 합성기에서 분할기 비율 제어기를 동작시키기 위한 방법이 개시된다. 주파수 분할기는 상기 발진기 신호를 수신하여, 분할기 비율에 의해 분할된 상기 발진기 신호들의 주파수와 동일한 주파수를 갖는 분할기 신호들을 발생하며, 위상 검출기는 상기 분할기 신호들과 기준 신호간의 위상차에 기초하여, 상기 전압 제어형 발진기에 인가되는 상기 입력 신호들을 결정하는 위상차 신호를 제공하며, 상기 분할기 비율 제어기는, 복수의 축적기단을 갖는 시그마-델타 변조기를 포함하고 상기 분할기 비율을 제공하며, 상기 축적기단들은 직렬로 접속되어, 직렬의 제1 축적기단은 입력값의 제1 성분으로서 의도된 평균 분할기 비율의 소수부를 수신하고, 각각의 후속하는 축적기는 자신에게 인접한 선행하는 축적기의 축적기 값을 입력값의 제1 성분으로서 수신하고; 각각의 축적기단은 입력값들을 합산하고; 각각의 축적기단은 최대값에 도달할 때 오버플로 신호를 제공하며; 각각의 오버플로 신호값은, 상기 직렬 구조에 각각의 오버플로 신호값을 제공하는 축적기단에 선행하는 축적기단들의 수만큼 미분되고; 상기 분할기 비율을 발생하기 위해 상기 시그마-델타 변조기의 신호들과 의도된 평균 분할기 비율의 정수부를 합산하는 단계를 포함하고, 오버플로 신호는 소정 계수에 의해 곱해져서 입력값의 제2 성분으로서 제공되는 것을 특징으로 한다.
이제 본 발명의 실시예들이 첨부된 도면들을 참조하여 예로서 기술될 것이다.
도 1은 종래 기술의 PLL 회로도이다.
도 2는 종래 기술의 대응하는 분할기 비율 제어기를 도시한 도면이다.
도 3은 종래 기술의 축적기단의 모델이다.
도 4는 종래 기술의 상기 분할기 비율 제어기의 출력 신호의 그래프이다.
도 5는 본 발명에 따른 분할기 비율 제어기이다.
도 6은 본 발명에 따른 축적기단의 모델이다.
도 7은 K=0.5인 경우 본 발명에 따른 상기 분할기 비율 제어기의 출력 신호의 그래프이다.
도 8은 K=0.75인 경우 본 발명에 따른 상기 분할기 비율 제어기의 출력 신호의 그래프이다.
도 9는 본 발명에 따른 상기 분할기 비율 제어기의 동적 행동을 도시한 테이블이다.
도 10은 본 발명에 따른 분할기 비율 제어기의 제1 대안적 실시예이다.
도 11은 본 발명에 따른 분할기 비율 제어기의 제2 대안적 실시예이다.
도 12는 본 발명에 따른 분할기 비율 제어기의 제3 대안적 실시예이다.
도 5를 참조하면, 분할기 비율 제어기는 직렬접속된 복수의 축적기들(AC51, AC52, AC53, AC54)로 구성된다. 축적기의 출력은 직렬로 다음 축적기에 접속된다. 축적기에 저장된 값이 각각의 축적기의 용량에 의해 주어지는 한계치를 초과하는 경우 오버플로되어, 오버플로 신호 of1, of2, of3, of4를 발생한다. 이들 오버플로 신호들은 결합 계수 K에 의한 분할 이후에 각각의 축적기들에 피드백된다. 따라서, 각각의 축적기들의 입력 신호는 2개의 성분을 가진다. 제1 축적기의 입력 신호들은 소수부와 피드백 오버플로 신호로 구성되는 반면, 후속하는 축적기들의 입력 신호들은 선행하는 축적기의 출력 신호와 피드백 오버플로 신호로 구성된다. 이들 오버플로 신호들은 미분기 DIF51, DIF52, DIF53, 및 DIF54에 의해 미분되고, 합산되어 신호 ΔN을 형성하여, 정수 워드에 가산된다. 축적기단들의 갯수는 실제로 임의적이다. 여기서는 기본적인 동작 원리를 예시하기 위해 4개의 축적기단이 선택되었다.
기본 축적기단의 모델이 도 6에 도시되어 있다(이하에, vii(z)가 vii등으로서 다시 한번 약칭되어 있다)
수학식 (2)와 유사하게, ofi는 다음과 같이 씌어질 수 있다.
Figure 112005045673149-pct00001
(7)
축적기단의 출력 신호 voi는 다음 축적기단, 즉 차수 i+1의 축적기단의 입력 신호 vii+1이다. 따라서, ofi+1은 다음과 같이 표현될 수 있다.
Figure 112005045673149-pct00002
(8)
ofi+1을 미분하고, 즉, D=(1-z-1)을 곱하고, Dㆍofi+1과 ofi를 합산하면, 종래 기술과 같이 voi의 보상이 이루어진다.
동일한 방법이 m개의 축적기단들을 갖는 시스템에 확장될 수 있다. 이와 같은 시스템에서, 시그마-델타 변조기의 출력 신호 ΔN은 다음과 같이 주어진다:
Figure 112005045673149-pct00003
(9)
따라서, ΔN의 최대 등락은 다음과 같이 추정된다.
Figure 112005045673149-pct00004
(11)
K=0의 경우, 수학식 (13)은 종래 기술에서 시그마-델타 변조기에 대한 최대 등락을 기술하는 수학식 (6)에 대응한다.
도 7을 참조하면, 분할기 비율 제어기의 출력 신호의 그래프가 결합 계수 K=0.5와 의도된 평균 분할기 비율 Nint = 0.62501526에 대해 도시되어 있다. 수학식 (11)에 따르면, 최대 등락 gm은 10.66과 같다. 종래 기술의 분할기 비율 제어기와 대조적으로, 최대 등락 gm은 상당히 감소된다.
도 8을 참조하면, 분할기 비율 제어기의 출력 신호의 그래프가 결합된 K=0.75와 의도된 평균 분할기 비율 Nint = 0.62501526에 대해 도시되어 있다. 수학식 (11)에 따르면, 최대 등락 gm은 9.14와 같다. K=0.5에서의 분할기 비율 제어기와 대조적으로, 최대 등락 gm은 여전히 더 감소된다.
도 9는 도 5에 도시된 분할기 비율 제어기의 동적 행동을 도시한다. 이 예에서, 각각의 축적기의 용량은 31이다. 소수부는 0.625의 수치값에 대응하는 10이다.
첫 싸이클 동안에, 소수부 워드 10이 축적기 AC51에 로딩된다. 후속하는 축적기들의 입력값들은 직전의 선행하는 축적기의 축적기 값, 즉, 각각의 축적기에 저장된 값에 대응한다. 따라서, 축적기들 AC51, AC52, AC53, 및 AC54의 내용은 0에서 10까지 증가한다.
두번째 싸이클 동안, 각각의 축적기의 입력값은 각각의 축적기의 내용에 가산된다. 축적기 AC52의 입력값 vi2는 축적기 AC51의 출력값 vo1에 대응하는 등등의 식이다. 그러나, 축적기 AC51의 축적기값은 그 용량을 초과한다. 따라서, 오버플로 신호 of3이 발생된다. 축적기 AC53의 축적기값은 오버플로 신호에 대응하는 값, 즉 32만큼 감소된다. 축적기 AC54의 입력값은 다시 한번 축적기 AC53의 축적기값에 대응한다. 오버플로 신호 of3은 미분기 DIF52, DIF51에 의해 미분된 다음, 0과 동일한 다른 오버플로 신호들에 가산된다.
각각의 미분은 (1-z-1)에 의한 곱셈에 대응한다. 클럭 싸이클 i에 대해, z-1은 클럭 싸이클 i-1 동안에 발생된 오버플로 신호와 동일하고, z-2는 클럭 싸이클 i-2 동안에 발생된 오버플로 신호와 동일하며, 나머지도 이와 마찬가지이다. 따라서, 따라서, ΔN에 대한 오버플로 신호 of3의 기여도 con3은 다음과 같이 주어진다:
con3 = (1-z-1)2ㆍof3
= (1-2z-1 + z-2)ㆍof3
= (1-2ㆍ0 + 0)ㆍ1 = 1
그리고, ΔN은 다음과 같이 주어진다:
ΔN = con1 + con2 + con3 + con4
= 0 + 0 + 1 + 0
세번째 싸이클 동안, 이전 클럭 싸이클 동안 발생된 오버플로 신호 of3는 축적기 AC52의 출력 신호에 가산되어, 16이 곱해진 다음, 축적기 AC53의 입력 신호를 형성한다(이 곱셈은 분할기 비율 제어기의 도면에서 2에 의한 분할로서 표기되어 있다. 결합 계수는 실제로 오버플로 신호에 대응하는 값, 즉 32를 가리킨다). 이 싸이클 동안, 축적기들 AC52 및 AC54도 역시 오버플로된다. 축적기 AC52의 오버플로 신호 of2는, 그 기여도 con2가 가산되기 이전에 한번 미분된다. 여기서, con2는 다음과 같이 주어진다:
con2 = (1-z-1)ㆍof2
= (1-0)ㆍ1 = 1
축적기 AC54의 오버플로 신호 of4는, 그 기여도 con4가 가산되기 이전에 3번 미분된다. 여기서, con4는 다음과 같이 주어진다:
con4 = (1-z-1)3ㆍof4
= (1-3z-1 + 3z-2 + z-3)ㆍof4
= (1-3ㆍ0 + 3ㆍ0 - 0)ㆍ1 = 1
ΔN에 대한 추가의 기여도 con3은 다음과 같이 주어진다:
con3 = (1-z-1)2ㆍof3
= (1-2z-1 + z-2)ㆍof3
= (1-2ㆍ1 + 0)ㆍ1 = -1
따라서, ΔN은 다음과 같다:
ΔN = con1 + con2 + con3 + con4
= 0 + 1 -1 + 1 = 1
테이블 내의 다른 값들도 동일한 방법에 따라 계산될 수 있다. 도 5에 도시된 바와 같이, 예를 들어, of4 및 of3은 of4가 한번 미분된 이후에 실제로 가산된다. 그러나, 순서의 변화는 수학적 결과에 영향을 미치지 않으며 선택된 구현은 더 적은 미분기들을 요구한다.
분할기 비율 제어기의 대안적인 실시예들이 도 10 내지 도 12에 도시되어 있다. 일반적으로, 축적기의 오버플로 신호가 각각의 축적기의 입력에 피드백되기 이전에 곱해지는 계수는, 임의의 값일 수 있으며, 계수들은, 동일한 분할기 비율 제어기의 일부를 구성하는 축적기마다 상이할 수 있다. 게다가, 모든 축적기단들의 오버플로 신호가 피드백될 필요는 없다. 축적기의 입력 신호는 다른 축적기로부터의 오버플로 신호에 의존하는 제3 성분을 역시 가질 수 있다. 마지막으로, 축적기의 입력 신호의 제2 성분은, 각각의 축적기의 오버플로 신호에는 의존하지 않을 수도 있으나, 다른 축적기의 오버플로 신호에는 의존할 수도 있다.
도 10을 참조하면, 축적기(102)의 입력 신호는 선행하는 축적기의 출력 신호만으로 구성된다. 축적기(102)는 어떠한 제2 성분도 없다. 축적기(104)의 오버플로 신호는 각각의 축적기의 입력에 피드백되기 이전에 4에 의해 나누어진다(1/4로 곱해진다)
도 11을 참조하면, 축적기(111)의 입력 신호는, 2로 나누어진 후속 축적기(112)의 오버플로 신호에 의해 주어지는 제3 성분을 가진다. 축적기(112)의 오버플로 신호는 그 입력에 피드백되지 않는다.
도 12를 참조하면, 축적기(121)의 입력 신호의 제2 성분은, 2로 나누어진 축적기(122)의 오버플로 신호에 의해 주어진다. 축적기(121)의 오버플로 신호는 그 입력에 피드백되지 않는다.

Claims (6)

  1. 가변 주파수 합성기에 있어서,
    - 인가되는 입력 신호들(UCP)에 의존하는 주파수를 갖는 발진기 신호들(Uvco)을 발생시키는 전압 제어형 발진기(VCO);
    - 상기 발진기 신호들을 수신하여, 분할기 비율에 의해 분할된 상기 발진기 신호들의 주파수와 동일한 주파수를 갖는 분할기 신호들(UDIV)을 발생시키는 주파수 분할기;
    - 상기 분할기 신호들(UDIV)과 기준 신호들(UREF)간의 위상차에 기초하여 위상차 신호들(UPD)을 제공하는 위상 검출기(PD)로서, 상기 위상차 신호들은 상기 전압 제어형 발진기에 인가되는 입력 신호들을 결정하는 것인, 상기 위상 검출기(PD); 및
    시그마-델타 변조기를 포함하며 상기 분할기 비율을 제공하는 분할기 비율 제어기(DRC; Divider Ratio Controller)로서, 상기 시그마-델타 변조기는 직렬 접속된 복수의 축적기단들을 포함하고, 각각의 축적기단은 입력값들을 합산하고 최대값에 도달할 때 오버플로 신호 값을 제공하며, 상기 직렬 구조의 제1 축적기단은 의도된 평균 분할기 비율의 소수부(fractional part)를 입력값의 제1 성분으로서 수신하고, 각각의 후속하는 축적기는 자신에게 인접한 선행하는 축적기의 축적기값을 입력값의 제1 성분으로서 수신하고, 각각의 오버플로 신호값은, 모든 오버플로 신호값들이 합산되어 상기 시그마-델타 변조기의 출력 신호를 형성하기 이전에, 상기 직렬 구조 내에 상기 각각의 오버플로 신호값을 제공하는 축적기단에 선행하는 축적기단들의 수만큼 미분되고, 상기 분할기 비율은 상기 시그마-델타 변조기의 상기 출력 신호와, 의도된 평균 분할기 비율의 정수부의 합인 것인, 상기 분할기 비율 제어기(DRC)를 포함하며,
    적어도 하나의 입력값은 소정의 계수에 의해 곱해진 오버플로 신호와 동일한 제2 성분을 갖는 것을 특징으로 하는, 가변 주파수 합성기.
  2. 제1항에 있어서, 각각의 축적기단은, 소정의 계수에 의해 곱해진 상기 각각의 축적기단의 오버플로 신호와 동일한 제2 성분을 갖는 입력값을 수신하는 것을 특징으로 하는, 가변 주파수 합성기.
  3. 제1항 또는 제2항에 있어서, 상기 위상 검출기와 상기 전압 제어형 발진기 사이에 전하 펌프 회로가 접속되어, 상기 전압 제어형 발진기의 입력에 전하 펌프 신호들을 제공하는 것을 특징으로 하는, 가변 주파수 합성기.
  4. 제3항에 있어서, 상기 전하 펌프와 상기 전압 제어형 발진기 사이에는 루프 필터가 접속되어, 상기 전압 제어형 발진기의 입력에서 상기 전하 펌프 신호들을 제공하기 이전에 이들을 필터링하는 것을 특징으로 하는, 가변 주파수 합성기.
  5. 가변 주파수 합성기의 분할기 비율 제어기에 있어서,
    상기 가변 주파수 합성기는,
    - 인가되는 입력 신호들(UCP)에 의존하는 주파수를 갖는 발진기 신호들(UVCO)을 발생시키는 전압 제어형 발진기(VCO);
    - 상기 발진기 신호들을 수신하고, 분할기 비율에 의해 분할된 발진기 신호들의 주파수와 동일한 주파수를 갖는 분할기 신호들(UDIV)을 발생시키는 주파수 분할기; 및
    - 상기 분할기 신호들(UDIV)과 기준 신호들(UREF)간의 위상차에 기초하여 위상차 신호들(UPD)을 제공하는 위상 검출기(PD)로서, 상기 위상차 신호들은 상기 전압 제어형 발진기에 인가되는 상기 입력 신호들을 결정하는 것인, 상기 위상 검출기(PD)를 포함하고,
    상기 분할기 비율 제어기(Divider Ratio Controller; DRC)는 시그마-델타 변조기를 포함하며 상기 분할기 비율을 제공하고, 상기 시그마-델타 변조기는 직렬 접속된 복수의 축적기단들을 포함하고, 각각의 축적기단은 입력값들을 합산하고 최대값에 도달할 때 오버플로 신호를 제공하며, 상기 직렬 구조의 제1 축적기단은 의도된 평균 분할기 비율의 소수부를 입력값의 제1 성분으로서 수신하고, 각각의 후속하는 축적기는 자신에게 인접한 선행하는 축적기의 축적기값을 입력값의 제1 성분으로서 수신하고, 각각의 오버플로 신호값은, 모든 오버플로 신호값들이 합산되어 상기 시그마-델타 변조기의 출력 신호를 형성하기 이전에, 상기 직렬 구조내에 각각의 오버플로 신호값을 제공하는 축적기단에 선행하는 축적기단들의 수만큼 미분되고, 상기 분할기 비율은 상기 시그마-델타 변조기의 상기 출력 신호와, 의도된 평균 분할기 비율의 정수부와의 합이며,
    적어도 하나의 입력값은 소정의 계수에 의해 곱해진 오버플로 신호와 동일한 제2 성분을 갖는 것을 특징으로 하는, 분할기 비율 제어기.
  6. 인가되는 입력 신호들(UCP)에 의존하는 주파수를 갖는 발진기 신호들(UVCO)을 발생하는 전압 제어형 발진기(VCO)를 갖는 가변 주파수 합성기에서 분할기 비율 제어기를 동작시키기 위한 방법으로서, 주파수 분할기는 상기 발진기 신호들을 수신하여, 분할기 비율에 의해 분할된 상기 발진기 신호들의 주파수와 동일한 주파수를 갖는 분할기 신호들(UDIV)을 발생하며, 위상 검출기(PD)는 상기 분할기 신호들(UDIV)과 기준 신호들(UREF)간의 위상차에 기초하여, 상기 전압 제어형 발진기에 인가되는 상기 입력 신호들을 결정하는 위상차 신호들(UPD)을 제공하며, 상기 분할기 비율 제어기(DRC)는, 복수의 축적기단을 갖는 시그마-델타 변조기를 포함하고 상기 분할기 비율을 제공하며, 상기 축적기단들은 직렬로 접속되고, 상기 직렬 구조의 제1 축적기단은,
    - 입력값의 제1 성분으로서 의도된 평균 분할기 비율의 소수부를 수신하고, 각각의 후속하는 축적기는 자신에게 인접한 선행하는 축적기의 축적기 값을 입력값의 제1 성분으로서 수신하며;
    - 각각의 축적기단은 입력값들을 합산하고;
    - 각각의 축적기단은 최대값에 도달할 때 오버플로 신호를 제공하며;
    - 각각의 오버플로 신호값은, 상기 직렬 구조에 상기 각각의 오버플로 신호값을 제공하는 축적기단에 선행하는 축적기단들의 수만큼 미분되고;
    - 상기 분할기 비율을 발생하기 위해 상기 시그마-델타 변조기의 신호들의 상기 오버플로 신호들과, 의도된 평균 분할기 비율의 정수부를 합산하는 단계들을 수행하며,
    오버플로 신호는 소정 계수에 의해 곱해져서 입력값의 제2 성분으로서 제공되는 것을 특징으로 하는, 가변 주파수 합성기 내의 분할기 비율 제어기 동작 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030058055A1 (en) * 2001-09-26 2003-03-27 Kartik Sridharan Fractional-N type frequency synthesizer

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