CN104363015A - 小数分频器电路 - Google Patents

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Abstract

本发明公开了一种小数分频器电路，用于对高频时钟进行分频，其包括选择器、X分频器、N的累加器及M的求模器，高频时钟源输出M个同频异相的时钟至选择器，相邻时钟的相位偏差为360°/M，选择器依其选择端的信号在M个时钟中选择一对应相位的时钟输入至X分频器，分频后，X分频器将分频时钟输入N的累加器，N的累加器在每个时钟的周期内累加N，将累加结果输入M的求模器，M的求模器对M求模后，将求模结果输入至选择器的选择端，选择器依求模结果在M个时钟中选择对应相位的时钟，X、M、N均为正整数，且N小于M。本发明的小数分频器电路输出的小数分频时钟频率稳定，每个周期宽度一致，没有频差，适用于一切SOC频率需求，尤其是适用于对频率比较敏感的SOC领域。

Description

小数分频器电路
技术领域
本发明涉及SOC设计领域，更具体地涉及一种小数分频器电路。
背景技术
在SOC设计中，一般系统只有一个时钟源，而各个模块有通常需要不同频率的工作时钟。因此，常见的做法是为系统配备一个高频的时钟源，然后各模块对该高频时钟源进行分频，从而得到各模块需要的时钟。但是，通常各模块需要的时钟频率可能千差万别，高频时钟源不能保证是所有时钟的整数分频倍数；因此，小数分频器的需求就不可避免了。
目前，通常的小数分频是采用两组整数分频组合，从而生成一个长时间平均的小数分频器。采用这种方式固然可以生成一个小数分频，但是由于时钟是由两组分频器组合而成，时钟的瞬态频率难免随时变化，无法实现准确、稳定的小数分频。因此，在一些对频率要求比较敏感的领域，可能会对系统性能造成极大的影响，降低整个产品的性能指标。比如，在音频和视频领域，如果频率不稳定，就会导致声音的音色出现问题，或者图像卡壳。
因此，有必要提供一种改进的小数分频器电路，实现对高频时钟源的高精度的小数分频，以克服上述缺陷。
发明内容
本发明的目的是提供一种小数分频器电路，本发明的小数分频器电路输出的小数分频时钟频率稳定，每个周期宽度一致，没有频差，适用于一切SOC频率需求，尤其是适用于对频率比较敏感的SOC领域。
为实现上上述目的，本发明提供一种小数分频器电路，用于对高频时钟进行分频，其包括选择器、X分频器、N的累加器及M的求模器，高频时钟源输出M个同频异相的时钟至所述选择器，且M个同频异相的时钟中相邻时钟的相位偏差为360°/M，所述选择器根据其选择端的信号在M个同频异相的时钟中选择一个对应相位的时钟输入至所述X分频器，所述X分频器将输入的时钟进行X分频后输出分频后的时钟，且所述X分频器将分频后的时钟输入所述N的累加器，所述N的累加器在每个输出时钟的周期内累加N，且将累加后的结果输入所述M的求模器，所述M的求模器将输入的累加结果对M求模后，将求模结果输入至所述选择器的选择端，所述选择器根据输入的求模结果在M个同频异相的时钟中选择对应相位的时钟，X、M、N均为正整数，且N小于M。
较佳地，所述M的求模器的求模结果为N的累加器的累加结果除以M的余数L，所述选择器根据所述余数L选择M个时钟中相位偏差为L*360°/M的时钟输入所述X分频器。
较佳地，所述N的累加器在每个输出时钟周期的低电平中央对N进行累加。
与现有技术相比，本发明的小数分频器电路由于包括选择器、X分频器、N的累加器及M的求模器，且高频时钟源输出M个同频异相的时钟至所述选择器，且M个同频异相的时钟中相邻时钟的相位偏差为360°/M：使得N的累加器在每个输出时钟的周期内累加N，将累加的结果输入M的求模器，M的求模器的输出结果为累加结果除以M的余数，将这个余数输入所述的选择器的选择端，所述选择器根据所述余数进行时钟相位的选择，余数为L即选择相位偏差为L*360°/M的时钟输入所述X分频器，从而实现对高频时钟的分频；且分频后的时钟频率稳定，每个周期宽度一致，没有频差，适用于一切SOC频率需求，尤其是适用于对频率比较敏感的SOC领域。
通过以下的描述并结合附图，本发明将变得更加清晰，这些附图用于解释本发明的实施例。
附图说明
图1为本发明小数分频器电路的结构框图。
图2为本发明小数分频器电路一个具体实施例的结构框图。
图3为图2所示实施例的波形图。
具体实施方式
现在参考附图描述本发明的实施例，附图中类似的元件标号代表类似的元件。如上所述，本发明提供了一种小数分频器电路，本发明的小数分频器电路输出的分频时钟频率稳定，每个周期宽度一致，没有频差，适用于一切SOC频率需求，尤其是适用于对频率比较敏感的SOC领域。
请参考图1，图1为本发明小数分频器电路的结构框图。如图所示，本发明的小数分频器电路用于对输入的高频时钟进行分频,其包括选择器、X分频器、N的累加器及M的求模器，X、M、N均为正整数，且N小于M。高频时钟源输出M个同频异相的时钟(clk0、clk1、clk2……clk(M-2)、clk(M-1))至所述选择器，且在M个时钟(clk0、clk1、clk2……clk(M-2)、clk(M-1))中各相邻时钟的相位偏差为360°/M，即各时钟(clk0、clk1、clk2……clk(M-2)、clk(M-1))的相位分别对应为0°、1*360°/M、2*360°/M、……(M-2)*360°/M、(M-1)*360°/M。所述选择器根据其选择端的信号在M个同频异相的时钟(clk0、clk1、clk2……clk(M-2)、clk(M-1))中选择一个相位的时钟clk(M-Y)输入至所述X分频器，即输入所述X分频器的相位为(M-Y)*360°/M，其中，Y为正整数且小于M。所述X分频器将输入的时钟clk(M-Y)进行X分频后输出分频后的时钟out0，且所述X分频器将分频后的时钟clk0输入所述N的累加器；所述N的累加器在每个输出时钟out0的周期内累加N，即所述N的累加器在其初始值的基础上在每个输出时钟out0的周期内累加N，在本发明中，所述N的累加器的初始值设置为0，且所述N的累加器将累加后的结果out1输入所述M的求模器，也就是，在所述输出时钟out0的第Z个周期，所述累加结果out1为Z*N，且Z为正整数；另外，在本发明的优选实施方式中，所述N的累加器在每个输出时钟out0周期的低电平中央对N进行累加，当然并不限于此时刻点。所述M的求模器将输入的累加结果out1对M求模后，将求模结果L输入至所述选择器的选择端，且在本发明中，所述求模结果L为N的累加器的累加结果out1除以M的余数。所述选择器根据输入的求模结果L选择对应的相位时钟，具体地，所述选择器根据所述余数L选择M个时钟(clk0、clk1、clk2……clk(M-2)、clk(M-1))中相位为L*360°/M的时钟输入所述X分频器，从而所述X分频器输出的时钟clk0即为所需要的无差频分频器分频输出；且分频后的时钟out0频率稳定，每个周期宽度一致，没有频差，适用于一切SOC频率需求，尤其是适用于对频率比较敏感的SOC领域。。其中，X、M、N的取值按具体的分频要求而确定。
请再结合参考图2与图3，描述本发明一个具体实施例。
图2所示为实现一个的小数分频器的结构框图。如图所示，在本实施例中，X的取值为2，N的取值为1，M的取值为3，即在本实施例中，所述小数分频器包括选择器、2分频器、1的累加器及3的求模器；在第一个时钟周期(以输出时钟out0的低电平中央作为计数时间点)，所述1的累加器的输出为初始值0，3的求模器的输出L(即0除以3的余数)也为0，因此采用编号0的时钟clk0(相位偏差为0的时钟，即没有相位偏差或相位偏差为360°的时钟)作为2分频器的时钟输入，所述时钟输出out0即为对时钟clk0进行2分频后的时钟；第二个时钟周期，1的累加器在0的基础上累加1，3的求模器的输出L为1，因此采用编号1的时钟clk1(相位为120°的时钟)作为2分频器的时钟输入，所述时钟输出out0即为对时钟clk1进行2分频后的时钟；第三个时钟周期，1的累加器在第二个时钟周期的基础上累加1，其输出为2，3的求模器的输出L为2，因此采用编号2时钟(相位为240°的时钟)作为2分频器的时钟输入，所述时钟输出out0即为对时钟clk2进行2分频后的时钟；第四个时钟周期，1的累加器累加后的输出为3，3的求模器的输出L为0，即与第一个时钟周期相同，输入2分频器的时钟相位也与第一个时钟周期的相同；相应地，第五个时钟周期，3的求模器的输出L与第二个时钟周期相同，输入2分频器的时钟相位也与第二个时钟周期的相同；如此，周而复始，即实现了的无差频小数分频；波形图如图3所示。
以上结合最佳实施例对本发明进行了描述，但本发明并不局限于以上揭示的实施例，而应当涵盖各种根据本发明的本质进行的修改、等效组合。

Claims (3)

1.一种小数分频器电路，用于对高频时钟进行分频，其特征在于，包括选择器、X分频器、N的累加器及M的求模器，高频时钟源输出M个同频异相的时钟至所述选择器，且M个同频异相的时钟中相邻时钟的相位偏差为360°/M，所述选择器根据其选择端的信号在M个同频异相的时钟中选择一个对应相位的时钟输入至所述X分频器，所述X分频器将输入的时钟进行X分频后输出分频后的时钟，且所述X分频器将分频后的时钟输入所述N的累加器，所述N的累加器在每个输出时钟的周期内累加N，且将累加后的结果输入所述M的求模器，所述M的求模器将输入的累加结果对M求模后，将求模结果输入至所述选择器的选择端，所述选择器根据输入的求模结果在M个同频异相的时钟中选择对应相位的时钟，X、M、N均为正整数，且N小于M。
2.如权利要求1所述的小数分频器电路，其特征在于，所述M的求模器的求模结果为N的累加器的累加结果除以M的余数L，所述选择器根据所述余数L选择M个时钟中相位偏差为L*360°/M的时钟输入所述X分频器。
3.如权利要求2所述的小数分频器电路，其特征在于，所述N的累加器在每个输出时钟周期的低电平中央对N进行累加。
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