JP2014086892A - 半導体集積回路装置 - Google Patents

Abstract

【課題】設計資産を有効利用しつつ、クロックの切り替えを行えるようにする。
【解決手段】複数のデジタル回路と、アナログ回路とを有する。第一モードでは複数のデジタル回路とアナログ回路には内部発振回路からの第一クロックが供給される。第二モードでは複数のデジタル回路には内部発振回路からの第一クロックが供給され、アナログ回路には第一クロックよりも周波数偏差の小さく水晶の発振動作に基づいた第二クロックが供給される。
【選択図】図１

Description

本明細書は、半導体集積回路装置に関し、特にクロックが供給されることにより動作する半導体集積回路装置に関する。

特許文献１には高精度な外部水晶の発振動作に基づくクロックと、内部発振回路からのクロックとを切り替え可能とする技術が開示されている。特許文献２には外部発振回路からのクロックと、内部発振回路からのクロックとを切り替え可能とする技術が開示されている。特許文献３には外部からのクロックに基づいて動作するクロックバッファからの第一出力クロックに基づいた動作と、外部からのクロックに基づいて動作するクロックバッファからのクロックに基づいたＰＬＬからの第二出力クロックに基づいて動作とを行うΔΣＡＤ変換器（デルタシグマ・アナログデジタル変換器）が開示されている。

特開２０１０−１６６２６８号公報 特開２００８−４２３９３号公報 特開２０１１−２４８６６６号公報

特許文献１や特許文献２のように外部発振回路からのクロックと、内部発振回路からのクロックを切り替える技術はある。特許文献３のように外部からのクロックに基づいて生成された異なる２つのクロック（第一出力クロックと第二出力クロック）を切り替える技術がある。

特許文献３の場合は、どちらのクロックに切り替えたとしても外部からのクロックを必要とするために、外部発振回路からの高精度のクロックが不要なケースには上述したような特許文献３の技術は適用できない。

高精度なクロックが必要な場合と、低精度なクロックでもいいので外部発振回路を削除してコストを低減したい場合とを切り替えたい場合は、特許文献１や特許文献２のような切り替え技術を用いれば有効である。高精度なクロックが必要な場合は外部発振回路からのクロックを用いればよく、コストを低減したい場合は外部発振回路を無くし、内部発振回路からのクロックを用いればよい。ただし特許文献１や特許文献２においては、半導体集積回路装置内の一部の回路に供給されるクロックが高精度なクロックと低精度なクロックと切り替えられることが可能である必要があり、半導体集積回路装置の他の回路に供給されるクロックは低精度なクロックで問題がない場合を考慮していない。アナログ系の回路においては高精度なクロック供給と低精度なクロック供給とで切り替えられることが可能であることが必要とされ、デジタル系の回路においては低精度なクロックで問題がない場合が多い。単純に一部の回路に対しても他の回路に対しても高精度なクロック供給と低精度なクロック供給を切り替え可能とするのは半導体集積回路装置の開発の面から以下のような問題がある。

その問題とは、低精度なクロック供給のためのクロック供給用回路構成が完成しているデジタル系の回路ブロック（ここでデジタル系の回路ブロックが、上述した低精度なクロック供給のみで問題のない他の回路に対応するとする）を既に開発していた場合に、上述のような単純に一部の回路に対しても他の回路に対しても高精度なクロック供給と低精度なクロック供給を切り替え可能とする半導体集積回路装置を開発する場合、このクロック供給用回路構成を低精度なクロック供給と高精度なクロック供給とを可能なようにするように開発しなおさないといけなくなる。この場合は開発コストや期間が延びてしまう。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

複数のデジタル回路と、アナログ回路とを有する。第一モードでは複数のデジタル回路とアナログ回路には内部発振回路からの第一クロックが供給される。第二モードでは複数のデジタル回路には内部発振回路からの第一クロックが供給され、アナログ回路には第一クロックよりも周波数偏差の小さく水晶の発振動作に基づいた第二クロックが供給される。

上記一実施の形態によれば、第一モードと第二モードの切り替えにより、水晶等を持つ外部回路の削除によるコスト削減と、第二クロックの使用による高精度なクロック使用とを選択できる。複数のデジタル回路は第一モードおよび第二モード両方で共通に内部発振回路からの第一クロックが供給される形となるために、この複数のデジタル回路の設計資産の使い回しが容易となり、開発コストを削減できる。

実施の形態１の半導体集積回路装置の全体図である。 実施の形態２の半導体集積回路装置の全体図である。 アナログフロントエンドの構成図を表している。

以下、図面を参照しながら、実施の形態について詳細に説明する。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

さらに、以下の実施の形態において、その構成要素（動作、タイミングチャート、要素ステップ、動作ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。

なお、実施の形態を説明するための全図において、同一の機能を有する部位や部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。

（実施の形態１．）
図１は実施の形態１の半導体集積回路装置の全体図である。

半導体集積回路装置ＩＣは、中央演算装置ＣＰＵと、ランダムアクセスメモリＲＡＭと、不揮発性メモリＦＬＡＳＨと、デルタ・シグマＡＤ変換器ΔΣＡＤＣと、水晶発振回路ＣｒｙＯＳＣと、クロック生成回路ＣＧと、レジスタＲＥＧと、セレクタＳＥＬと、バスＢＵＳと、バスコントローラＢＣとを有する。

中央演算装置ＣＰＵはプログラムに従って半導体集積回路装置ＩＣ全体を制御する。ランダムアクセスメモリＲＡＭは中央演算装置ＣＰＵのワークエリアとして用いられ、各種データや命令等を記憶する記憶領域である。不揮発性メモリＦＬＡＳＨは格納されたデータが書き換え可能となっており、中央演算装置ＣＰＵにて用いられる各種プログラムが記憶されている。デルタ・シグマＡＤ変換器ΔΣＡＤＣはアナログ信号をデジタル信号に変換する回路である。バスコントローラＢＣはバスＢＵＳにつながれる回路モジュール（中央演算装置ＣＰＵ、ランダムアクセスメモリＲＡＭ、不揮発性メモリＦＬＡＳＨ、デルタ・シグマＡＤ変換器ΔΣＡＤＣ）のうちのどの回路モジュールとどの回路モジュールがバスに接続されるのかを制御する回路である。バスＢＵＳは中央演算装置ＣＰＵ、ランダムアクセスメモリＲＡＭ、不揮発性メモリＦＬＡＳＨ、バスコントローラＢＣ、デルタ・シグマＡＤ変換器ΔΣＡＤＣとの間にて各種データ、コマンド、及びアドレスを互いにやり取りするための複数の信号線である。水晶発振回路ＣｒｙＯＳＣはクロック外部端子Ｘｔａｌ１、Ｘｔａｌ２を介した外部の水晶Ｃｒｙの発振動作に基づいたクロックに基づいて、デルタ・シグマＡＤ変換器ΔΣＡＤＣにて用いられるクロックＣＬＫ３を生成する。内部発振回路としてのクロック生成回路ＣＧは中央演算装置ＣＰＵ、ランダムアクセスメモリＲＡＭ、不揮発性メモリＦＬＡＳＨ、バスコントローラＢＣにて用いられるクロックＣＬＫ２を生成し、デルタ・シグマＡＤ変換器ΔΣＡＤＣにて用いられるクロックＣＬＫ１を生成する。

セレクタＳＥＬはレジスタＲＥＧの設定に従って、クロック生成回路ＣＧからのクロックＣＬＫ１をクロックＣＬＫとしてデルタ・シグマＡＤ変換器ΔΣＡＤＣに出力するのか、水晶発振回路ＣｒｙＯＳＣからのクロックＣＬＫ３をクロックＣＬＫとしてデルタ・シグマＡＤ変換器ΔΣＡＤＣに出力するのかを選択する。レジスタＲＥＧは中央演算装置ＣＰＵまたは半導体集積回路装置ＩＣの外部から第一モードと第二モードとを設定できるように構成されている。第一モードでは、クロック生成回路ＣＧからのクロックＣＬＫ１をクロックＣＬＫとしてデルタ・シグマＡＤ変換器ΔΣＡＤＣに出力する。第二モードでは、水晶発振回路ＣｒｙＯＳＣからのクロックＣＬＫ３をクロックＣＬＫとしてデルタ・シグマＡＤ変換器ΔΣＡＤＣに出力する。クロック生成回路ＣＧは発振回路ＯＳＣと分周器ＤＩＶとを持つ。発振回路はクロックＣＬＫ１を生成し、分周器ＤＩＶはクロックＣＬＫ１を分周してクロックＣＬＫ２を生成する。水晶Ｃｒｙに基づいたクロックにて生成されるクロックＣＬＫ３は精度が高く、周波数偏差は数十ｐｐｍオーダとなっている。一方、水晶Ｃｒｙに基づかないクロックであるクロックＣＬＫ１やＣＬＫ２は精度が低く、周波数偏差が±１％以内となっている。クロックＣＬＫ１とクロックＣＬＫ３は周波数が同じとなっている。第一モードにおいては、クロック外部端子Ｘｔａｌ１、Ｘｔａｌ２はオープン状態または所定の固定電圧が印可された状態となっており、水晶Ｃｒｙには接続されない。第二モードにおいては、クロック外部端子Ｘｔａｌ１、Ｘｔａｌ２には水晶Ｃｒｙが接続され、この水晶Ｃｒｙの振動周波数に基づいて水晶発振回路ＣｒｙＯＳＣが動作してＣＬＫ３を生成するようになる。

中央演算装置ＣＰＵ、ランダムアクセスメモリＲＡＭ、不揮発性メモリＦＬＡＳＨ、バスコントローラＢＣ、バスＢＵＳ、クロック生成回路ＣＧは設計資産として、あらかじめ準備されていたものであることが多い。これはこれらの回路ブロックはマイコンであれば共通に備えることが多いからである。セレクタＳＥＬ、水晶発振回路ＣｒｙＯＳＣ、レジスタＲＥＧ、およびデルタ・シグマＡＤ変換器ΔΣＡＤＣは必要とされる半導体集積回路装置ＩＣの機能により必要とされるか否かが異なるために、必要な場合は順次必要なスペックをもつこれら回路ブロックが設計される。特に制限されないが本実施の形態では、中央演算装置ＣＰＵ、ランダムアクセスメモリＲＡＭ、不揮発性メモリＦＬＡＳＨ、バスコントローラＢＣ、バスＢＵＳ、クロック生成回路ＣＧは設計資産として、あらかじめ準備されていたものであり、セレクタＳＥＬ、水晶発振回路ＣｒｙＯＳＣ、レジスタＲＥＧ、およびデルタ・シグマＡＤ変換器ΔΣＡＤＣは半導体集積回路装置ＩＣが設計される際に新たに設計されたものである。この中でデルタ・シグマＡＤ変換器ΔΣＡＤＣのスペックは、受けるアナログ信号から所望の信号帯域を変換する為に必要な変換精度により、必要な動作クロックが異なる。電力メーターの電圧や電流量、アナログ通信受信信号等のアナログ量が、高精度なものが必要である場合は、高精度なクロックＣＬＫ３が必要とされる。逆に低精度でもいいので、水晶Ｃｒｙ部品が無く低コスト低面積で、水晶発振回路ＣｒｙＯＳＣも動作しないために低消費電力であることが必要な場合はクロックＣＬＫ１が必要とされる。クロック生成回路ＣＧはクロックＣＬＫ１とクロックＣＬＫ２の２つのクロックを生成するようになっているが、分周をする必要がなく、中央演算装置ＣＰＵ用のクロックとデルタ・シグマＡＤ変換器ΔΣＡＤＣ用のクロックとが共通であってもいいのであれば、分周器ＤＩＶを無くして、クロックＣＬＫ１のみを生成するような形態であってもよい。さらに水晶発振回路ＣｒｙＯＳＣが設けられているが、クロックＣＬＫ３としてクロック外部端子Ｘｔａｌ１またはクロック外部端子Ｘｔａｌ２からのクロックをクロックＣＬＫ３として用いてもいい場合は、水晶発振回路ＣｒｙＯＳＣを無くしてもよい。

本実施の形態においては、クロックＣＬＫ２が第一モードおよび第二モードいずれであっても中央演算装置ＣＰＵ、ランダムアクセスメモリＲＡＭ、不揮発性メモリＦＬＡＳＨ、バスコントローラＢＣに供給されるような形態（複数のデジタル回路にクロックＣＬＫ２が供給される形態）である。デルタ・シグマＡＤ変換器ΔΣＡＤＣ等のアナログ回路に対しては、クロックＣＬＫ１が第一モードにおいて供給され、クロックＣＬＫ１やクロックＣＬＫ２に比べて周波数偏差の低い水晶Ｃｒｙに基づいたクロックＣＬＫ３が第二モードにおいて供給される形となっている。このようにモードに応じてアナログ回路に対するクロックＣＬＫが切り替えられることにより、高精度と低コスト、低面積、および低消費電力の切り替えを行うことができる。さらにクロックＣＬＫ２が供給される回路ブロックの設計資産をあらかじめ用意している場合は、この回路ブロックの設計を改めて行う必要がなくなるために設計コストや設計期間が低減できる。

（実施の形態２）
図２は実施の形態２の半導体集積回路装置の全体図である。

実施の形態２の半導体集積回路装置ＩＣ１の実施の形態１の半導体集積回路装置ＩＣとの違いは、デルタ・シグマＡＤ変換器ΔΣＡＤＣの代わりにアナログフロントエンドＡＦＥが設けられている点である。それ以外は特に変わらない。

図３はアナログフロントエンドＡＦＥの構成図を表している。

一点鎖線にて囲まれたアナログフロントエンドＡＦＥは複数の電力に関するアナログ量（電圧量や電流量）を受けてデジタル値に変換する鎖線にて囲まれたアナログブロックＡＢと、アナログブロックＡＢのデジタル値を受けて変換処理やデータ処理を行うことで各種デジタル量を生成する鎖線にて囲まれたデジタルブロックＤＢとを有する。

アナログブロックＡＢはチャネル０〜チャネル３の電圧量または電流量をデジタル値に変換する。非反転アナログ入力信号ＡＮＩＰ０と反転アナログ入力信号ＡＮＩＮ０とは互いに反転した関係の信号であり、チャネル０の差動のアナログ信号である。非反転アナログ入力信号ＡＮＩＰ１と反転アナログ入力信号ＡＮＩＮ１とは互いに反転した関係の信号であり、チャネル１の差動のアナログ信号である。非反転アナログ入力信号ＡＮＩＰ２と反転アナログ入力信号ＡＮＩＮ２とは互いに反転した関係の信号であり、チャネル２の差動のアナログ信号である。非反転アナログ入力信号ＡＮＩＰ３と反転アナログ入力信号ＡＮＩＮ３とは互いに反転した関係の信号であり、チャネル３の差動のアナログ信号である。

アナログブロックＡＢは増幅器ＡＭＰ０と、デルタ・シグマＡＤ変換器ΔΣＡＤＣ０と、増幅器ＡＭＰ１と、デルタ・シグマＡＤ変換器ΔΣＡＤＣ１と、増幅器ＡＭＰ２と、デルタ・シグマＡＤ変換器ΔΣＡＤＣ２と、増幅器ＡＭＰ３と、デルタ・シグマＡＤ変換器ΔΣＡＤＣ３とを有する。増幅器ＡＭＰ０は非反転アナログ入力信号ＡＮＩＰ０を非反転入力端子に受け、反転アナログ入力信号ＡＮＩＮ０を反転入力端子に受けて増幅し、デルタ・シグマＡＤ変換器ΔΣＡＤＣ０に出力する。デルタ・シグマＡＤ変換器ΔΣＡＤＣ０は増幅器ＡＭＰ０からのアナログ信号をＡＤ変換処理してその処理結果をデジタルブロックに出力する。増幅器ＡＭＰ１は非反転アナログ入力信号ＡＮＩＰ１を非反転入力端子に受け、反転アナログ入力信号ＡＮＩＮ１を反転入力端子に受けて増幅し、デルタ・シグマＡＤ変換器ΔΣＡＤＣ１に出力する。デルタ・シグマＡＤ変換器ΔΣＡＤＣ１は増幅器ＡＭＰ１からのアナログ信号をＡＤ変換処理してその処理結果をデジタルブロックに出力する。増幅器ＡＭＰ２は非反転アナログ入力信号ＡＮＩＰ２を非反転入力端子に受け、反転アナログ入力信号ＡＮＩＮ２を反転入力端子に受けて増幅し、デルタ・シグマＡＤ変換器ΔΣＡＤＣ２に出力する。デルタ・シグマＡＤ変換器ΔΣＡＤＣ２は増幅器ＡＭＰ２からのアナログ信号をＡＤ変換処理してその処理結果をデジタルブロックに出力する。増幅器ＡＭＰ３は非反転アナログ入力信号ＡＮＩＰ３を非反転入力端子に受け、反転アナログ入力信号ＡＮＩＮ３を反転入力端子に受けて増幅し、デルタ・シグマＡＤ変換器ΔΣＡＤＣ３に出力する。デルタ・シグマＡＤ変換器ΔΣＡＤＣ３は増幅器ＡＭＰ３からのアナログ信号をＡＤ変換処理してその処理結果をデジタルブロックに出力する。

デジタルブロックＤＢは位相調整回路ＰＨＣ０１と、デジタルフィルタＤＦ０と、デジタルフィルタＤＦ１と、位相調整回路ＰＨＣ２３と、デジタルフィルタＤＦ２と、デジタルフィルタＤＦ３と、ハイパスフィルタＨＰＦとを有する。位相調整回路ＰＨＣ０１はチャネル０のアナログ信号のＡＤ変換処理結果であるデルタ・シグマＡＤ変換器ΔΣＡＤＣ０からのデジタル信号と、チャネル１のアナログ信号のＡＤ変換処理結果であるデルタ・シグマＡＤ変換器ΔΣＡＤＣ１からのデジタル信号との間の位相調整を行う。家庭等の各種電源にて用いられる電源電圧は各国の規定に従った周波数を持つ（例えば日本は５０Ｈｚまたは６０Ｈｚの周波数を持つ）。このために各チャネルのアナログ信号も所定の周波数を持っており、その位相は各チャネルごとに異なる。この位相をそろえる役割を位相調整回路ＰＨＣ０１は行う。同じく位相調整回路ＰＨＣ２３はチャネル２のアナログ信号のＡＤ変換処理結果であるデルタ・シグマＡＤ変換器ΔΣＡＤＣ２からのデジタル信号と、チャネル３のアナログ信号のＡＤ変換処理結果であるデルタ・シグマＡＤ変換器ΔΣＡＤＣ３からのデジタル信号との間の位相調整を行う。デジタルフィルタＤＦ０はチャネル０の位相調整回路ＰＨＣ０１からのデジタル信号に対してフィルタする回路である。所定のタイミングごとの位相調整回路ＰＨＣ０１からのデジタル出力に対してそれぞれ所定の係数が掛けられ、その和がデジタルフィルタＤＦ０の出力となる。デジタルフィルタＤＦ１はチャネル１の位相調整回路ＰＨＣ０１からのデジタル信号に対してフィルタする回路である。所定のタイミングごとの位相調整回路ＰＨＣ０１からのデジタル出力に対してそれぞれ所定の係数が掛けられ、その和がデジタルフィルタＤＦ１の出力となる。デジタルフィルタＤＦ２はチャネル２の位相調整回路ＰＨＣ２３からのデジタル信号に対してフィルタする回路である。所定のタイミングごとの位相調整回路ＰＨＣ２３からのデジタル出力に対してそれぞれ所定の係数が掛けられ、その和がデジタルフィルタＤＦ２の出力となる。デジタルフィルタＤＦ３はチャネル３の位相調整回路ＰＨＣ２３からのデジタル信号に対してフィルタする回路である。所定のタイミングごとの位相調整回路ＰＨＣ２３からのデジタル出力に対してそれぞれ所定の係数が掛けられ、その和がデジタルフィルタＤＦ２３の出力となる。ハイパスフィルタＨＰＦはデジタルフィルタからの出力の低周波成分をカットする回路である。デジタルフィルタＤＦ０からの出力の低周波成分がカットされた処理結果がデジタル処理結果０としてレジスタＤＳＡＤＣＲ０に格納される。デジタルフィルタＤＦ１からの出力の低周波成分がカットされた処理結果がデジタル処理結果１としてレジスタＤＳＡＤＣＲ１に格納される。デジタルフィルタＤＦ２からの出力の低周波成分がカットされた処理結果がデジタル処理結果２としてレジスタＤＳＡＤＣＲ２に格納される。デジタルフィルタＤＦ３からの出力の低周波成分がカットされた処理結果がデジタル処理結果３としてレジスタＤＳＡＤＣＲ３に格納される。中央演算装置ＣＰＵはバスＢＵＳを介してレジスタＤＳＡＤＣＲ０〜ＤＳＡＤＣＲ３内のデジタル処理結果を読み取って各種処理や制御を行う。

このアナログフロントエンドＡＦＥの各内部回路は、セレクタＳＥＬからのクロックＣＬＫを受けて動作するようになっている。よって、第一モードにおいてはクロックＣＬＫとしてクロックＣＬＫ１が用いられ第二モードにおいてはクロックＣＬＫとしてクロックＣＬＫ３が用いられる形となっている。その結果、高精度な処理と、低精度でもいいので低コストかつ低消費電力な処理がアナログブロックＡＢおよびデジタルブロックＤＢ両方ともに切り替え可能な形となっている。クロックＣＬＫは、増幅器ＡＭＰ０〜ＡＭＰ３、デルタ・シグマＡＤ変換器ΔΣＡＤＣ０〜ΔΣＡＤＣ３、位相調整回路ＰＨＣ０１、ＰＨＣ２３、デジタルフィルタＤＦ０〜ＤＦ３、およびハイパスフィルタＨＰＦに供給される。

このように実施の形態１のようにデルタ・シグマΔΣ変換器に代表されるアナログ回路に限らず、アナログ信号の処理およびこのアナログ信号をデジタル変換した結果のデジタル信号の処理を行うアナログフロントエンドＡＦＥの各内部回路に対してクロックＣＬＫを供給する形としている。このことで、アナログブロックＡＢと、アナログブロックＡＢからの信号を受けて処理するデジタルブロックＤＢとが同じクロックＣＬＫを用いて信号処理するために、動作クロックの違いに伴う動作エラーが引き起こされるのを防ぐことができる。中央演算装置ＣＰＵ等、他の内部回路はレジスタＤＳＡＤＣＲ０〜ＤＳＡＤＣＲ３のデータを処理すればいいために、このレジスタに新たな格納があったことを検出して処理すればよく、特にクロックを合わさなくても動作エラーが引き起こされることはない。よって、中央演算装置ＣＰＵ、ランダムアクセスメモリＲＡＭ、不揮発性メモリＦＬＡＳＨ、バスコントローラＢＣおよびこれら回路ブロックに供給されるクロックＣＬＫ２用の配線パターンで構成された設計資産を再利用することができる。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

ＣＰＵ 中央演算装置
ＲＡＭ ランダムアクセスメモリ
ＦＬＡＳＨ 不揮発性メモリ
ＢＣ バスコントローラ
ΔΣＡＤＣ デルタ・シグマＡＤ変換器
ＣＧ クロック生成回路
ＣｒｙＯＳＣ 水晶発振回路
ＳＥＬ セレクタ
ＲＥＧ レジスタ
Ｘｔａｌ１、Ｘｔａｌ２ クロック外部端子
Ｃｒｙ 水晶
ＣＬＫ、ＣＬＫ１〜ＣＬＫ３ クロック
ＡＦＥ アナログフロントエンド

Claims (5)

1. 複数のデジタル回路と、アナログ回路とを有し、
   第一モードでは前記複数のデジタル回路と前記アナログ回路には内部発振回路からの第一クロックが供給され、
   第二モードでは前記複数のデジタル回路には前記内部発振回路からの前記第一クロックが供給され、前記アナログ回路には第一クロックよりも周波数偏差の小さく水晶の発振動作に基づいた第二クロックが供給される半導体集積回路装置。
2. 前記複数のデジタル回路は、プログラムに従って全体を制御する中央演算装置と、前記中央演算装置ＣＰＵのワークエリアとして用いられ各種データや命令等を記憶するランダムアクセスメモリと、格納されたデータが書き換え可能となっており前記中央演算装置にて用いられる各種プログラムが記憶されている不揮発性メモリによって構成され、
   前記水晶の発振動作に基づいて動作し前記第二クロックを生成する水晶発振回路と、前記第一モードおよび前記第二モードを外部または前記中央演算装置により設定されることが可能なレジスタとをさらに有する請求項１に記載の半導体集積回路装置。
3. 前記第一クロックは水晶の発振動作に従っておらず、前記第一モードでは前記水晶発振回路は水晶からのクロックを受けない請求項２に記載の半導体集積回路装置。
4. 前記アナログ回路はデルタ・シグマＡＤ変換器である請求項３に記載の半導体集積回路装置。
5. 前記アナログ回路はアナログフロントエンドである請求項３に記載の半導体集積回路装置。

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