CN107431486B - 混合信号集成电路 - Google Patents

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Abstract

一种混合信号集成电路(100)包括：模拟电路(103)，所述模拟电路(103)包括至少一个数字块(107)，所述至少一个数字块包括多个功能位(301)和多个配置位(303)，所述多个配置位用于配置所述模拟电路的多个操作模式；以及数字电路(101)，所述数字电路包括扫描链(105)，所述扫描链用于扫描内嵌在所述模拟电路中的所述数字块的至少部分所述功能位，其中所述扫描链还用于设置内嵌在所述模拟电路中的所述数字块的至少部分所述配置位。

Description

混合信号集成电路
技术领域
本发明涉及一种混合信号集成电路(integrated circuit，IC)以及一种用于操作这种混合信号集成电路的方法。本发明尤其涉及使用可测性设计自动扫描链插入作为外围模拟单元中静态寄存器的功能编程接口。
背景技术
在混合信号IC中，模拟单元包含内嵌的数字块，这些数字块用于计算特定模拟行为，例如开关电容、电流/电压源和放大器，的时间。这种数字块可以有许多配置位，能够实现这些块的功能控制。在模数转换器(analog-to-digital converter，ADC)、成像器、传感器和相位阵列等基于阵列的模拟单元中，可配置位的总数可能超过几千。
控制位由片上/远程主机访问，片上/远程主机能够根据所需操作模式配置控制位。问题在于：内嵌在客户布局工程师所设计的模拟单元中的每个位都需要手工将走线从内嵌块拉到模拟和数字单元的接口。然后，信号由布局布线(Place and Route，P&R)工具自动绕行。
当前存在若干种方案能够避免这类大量走线，例如串行外围接口(SerialPeriphery Interface，SPI)或并行中央处理器接口(Central Processing UnitInterface，CPU I/F)。这些方案减轻了版图设计师的负担，但是对资源、IC面积和功率都有些代价。这些接口需要设计和集成，而且会增加模拟单元的面积和功率。
需要提供一种不需要付出过多资源、IC面积和功率代价的混合信号集成电路。
发明内容
本发明的目的是提供一种相对于资源、IC面积和功率具有改善的布局的灵活可配置混合信号集成电路。
该目的通过独立权利要求的特征来实现。更多实施形式从附属权利要求、具体描述和附图中显而易见。
本发明基于如下用法：使用数字设计流程中引入的自动扫描链插入，替代通用接口，对外围模拟单元中的静态位进行编程。
通过使用可测性设计自动插入扫描链对模拟单元的控制位进行编程可以节省功率和面积。在现代IC大规模生产中，扫描链插入被广泛应用于晶片出厂自动测试。扫描插入和验证流程可由电子设计自动化(Electronic Design Automation，EDA)工具自动执行，没有现有的各种接口类似的资源需求。为了使用扫描链只对模拟单元中的数字块的配置位进行编程而不对功能位进行编程，需要在扫描插入流程中添加复用器，以便编程时绕过功能寄存器。这种绕过功能在可测性设计(Design for Test，DFT)模式下可禁用。通过在数字侧添加少量顺序逻辑，CPU可以激活扫描链对外围模拟单元寄存器进行编程。扫描链编程相对较慢，但是由于静态寄存器通常在芯片复位后更新，约20ns/bit或者10K位约200us的编程时间是可以忽略的。
通过使用自动扫描链插入对外围模拟单元中的静态位进行编程，可以提高模拟模块设计的自动化。通过使用自动扫描链插入来对外围模拟单元中的静态位进行编程，就不再需要设计专门的接口用于对内嵌在模拟模块中的数字块寄存器进行编程。由于仅需要添加极少数单元来使能寄存器编程接口，所以面积和功率得以降低。
为了详细描述本发明，将使用以下术语、缩略语和符号：
IC： 集成电路(Integrated Circuit)
ADC： 模数转换器(Analog-to-Digital Converter)
DAC： 数模转换器(Digital-to-Analog Converter)
P&R： 布局布线(Place and Route)
CPU： 中央处理器(Central Processing Unit)
I/F： 接口(interface)
SPI： 串行外围接口(Serial Periphery Interface)
EDA： 电子设计自动化(Electronic Design Automation)
DFT： 可测性设计
根据第一方面，本发明涉及一种混合信号集成电路，包括：模拟电路，所述模拟电路包括内嵌在所述模拟电路中的至少一个数字块，所述至少一个数字块包括多个功能位和多个配置位，所述多个功能位根据设计的功能提供所述模拟电路的功能，所述多个配置位用于配置所述模拟电路的多个操作模式；以及数字电路，所述数字电路包括扫描链，用于结合所述设计的功能扫描内嵌在所述模拟电路中的所述数字块的至少部分所述功能位，其中所述扫描链还用于根据所述模拟电路的所述多个操作模式中的选定操作模式设置内嵌在所述模拟电路中的所述数字块的至少部分所述配置位。
所述扫描链用于设置所述数字块的至少部分所述配置位的这种混合信号集成电路提供了相对于资源、IC面积和功率具有改进的布局的灵活可配置混合信号集成电路。
根据所述第一方面，在所述混合信号集成电路的第一可能实施形式中，所述扫描链用于在所述扫描链处于可测性设计模式下时扫描所述数字块的所述至少部分所述功能位，在所述扫描链处于功能扫描模式下时设置所述数字块的所述至少部分所述配置位。
这种混合信号集成电路为扫描所述功能位和设置所述配置位都提供了灵活性。
根据所述第一方面的所述第一实施形式，在所述混合信号集成电路的第二可能实施形式中，所述混合信号集成电路包括所述模拟电路与所述数字电路之间的扫描链接口，其中所述扫描链用于在所述可测性设计模式和所述功能扫描模式这两种模式下使用所述扫描链接口。
在这两种模式下使用所述扫描链接口时，无需额外的接口，从而降低了布局设计成本。
根据所述第一方面的所述第一实施形式或所述第二实施形式，在所述混合信号集成电路的第三可能实施形式中，所述扫描链包括复用器，所述复用器用于在所述扫描链处于所述功能扫描模式下时绕过所述数字块的所述功能位。
所述设置所述配置位可以通过添加单个复用器以绕过普通扫描链的功能位扫描来实现。因此，不需要昂贵的模拟电路，只需要所述模拟电路的所述数字块中的一个简单变化就足够了，从而相对于资源、IC面积和功率改善所述混合信号IC的所述布局。
根据所述第一方面的所述第三实施形式，在所述混合信号集成电路的第四可能实施形式中，所述扫描链用于在所述扫描链处于所述可测性设计模式下时，设置所述复用器禁止绕过所述功能位。
所述复用器可以通过简单的控制命令进行控制，所述控制命令用于在DFT模式与功能扫描模式之间切换所述混合信号集成电路。
根据所述第一方面的所述第一实施形式或所述第二实施形式，在所述混合信号集成电路的第五可能实施形式中，所述扫描链包括用于接收功能扫描使能信号的输入，所述功能扫描使能信号激活所述扫描链的所述功能扫描模式。
一个简单的控制信号足以控制所述功能扫描模式的激活，从而节省芯片资源、面积和功率。
根据所述第一方面的所述第五实施形式，在所述混合信号集成电路的第六可能实施形式中，所述数字电路包括激活电路，所述激活电路用于在收到所述功能扫描使能信号后在所述扫描链中激活所述功能扫描模式。
可使用一个简单的数字激活电路来激活所述功能扫描模式。该激活电路可以通过使用小芯片面积来实施，并且它只需要小功率。
根据所述第一方面的所述第六实施形式，在所述混合信号集成电路的第七可能实施形式中，所述激活电路用于在复位所述混合信号集成电路之后在所述扫描链中激活所述功能扫描模式。
通过在每次芯片复位时使用这种激活电路，可以设置所述混合信号IC的新配置。因此，这种混合信号IC的配置不局限于工厂测试，所述IC也可以在现场进行配置。
根据所述第一方面的所述第五至所述第七实施形式中的任一者，在所述混合信号集成电路的第八可能实施形式中，所述扫描链包括状态机，所述状态机用于控制所述数字块的所述至少部分所述配置位的所述设置。
通过使用所述状态机，还可以实现复杂配置。
根据所述第一方面的所述第八实施形式，在所述混合信号集成电路的第九可能实施形式中，所述状态机基于所述功能扫描使能信号激活。
当所述状态机基于所述功能扫描使能信号激活时，其只能在所述功能扫描模式下运行，在所述扫描链不处于所述功能扫描模式下时可以关闭，从而节省功率。
根据所述第一方面的所述第五至所述第九实施形式中的任一者，在所述混合信号集成电路的第十可能实施形式中，所述扫描链包括移位寄存器，所述移位寄存器存储待设置为所述数字块的所述至少部分所述配置位的数据。
这种移位寄存器可以用于以非常高效的方式加载各个配置位。在每个操作循环中都可以设置一个新的配置位。因此，配置可以非常快速地执行。
根据所述第一方面的所述第十实施形式，在所述混合信号集成电路的第十一可能实施形式中，所述扫描链用于在每个操作循环中将所述移位寄存器的一位移出到所述数字块的所述至少部分所述配置位。
当在每个操作循环中将所述移位寄存器的一位移出到所述配置位时，所述混合信号IC的配置非常快。
根据所述第一方面的所述第十一实施形式，在所述混合信号集成电路的第十二可能实施形式中，所述移位寄存器基于所述功能扫描使能信号进行初始化。
当所述移位寄存器基于所述功能扫描使能信号进行初始化时，初始化可以在所述IC的运行时期间执行，例如在所述扫描链不处于所述功能扫描模式下时执行。这实现了在现场初始化所述配置位。
根据如上所述第一方面或根据所述第一方面的任一前述实施形式，在所述混合信号集成电路的第十三可能实施形式中，所述模拟电路包括下列单元中的至少一个：开关电容、电流源、电压源、放大器。
当所述模拟电路包括这些设备时，所述芯片可以以资源非常高效的方式应用于高电压和低电压应用中，例如在3G或4G手机、delta-sigma调制器、A/D转换器、D/A转换器、数字无线芯片、语音芯片、LAN和WAN路由器芯片、媒体播放器等中应用。
根据所述第一方面的任一前述实施形式，在所述混合信号集成电路的第十四可能实施形式中，所述扫描链的时钟与所述扫描链处于功能扫描模式和所述扫描链处于可测性设计模式时相同。
在功能扫描模式下，只可以扫描配置位，而在可测性设计模式下，可以扫描功能位和配置位。这可以通过使用相同的时钟进行，从而节省硬件资源。
根据第二方面，本发明涉及一种用于操作混合信号集成电路的方法，所述混合信号集成电路包括：模拟电路，所述模拟电路包括内嵌在所述模拟电路中的至少一个数字块，所述至少一个数字块包括多个功能位和多个配置位，所述多个功能位根据设计的功能提供所述模拟电路的功能，所述多个配置位用于配置所述模拟电路的多个操作模式；以及数字电路，所述数字电路包括扫描链，所述方法包括：通过使用所述扫描链结合所述设计的功能扫描内嵌在所述模拟电路中的所述数字块的至少部分所述功能位；以及通过使用所述扫描链根据所述模拟电路的所述多个操作模式中的选定操作模式设置内嵌在所述模拟电路中的所述数字块的至少部分所述配置位。
这种方法提供了混合信号IC的灵活可配置操作，从而节省资源、IC面积和功率。
附图说明
本发明的具体实施方式将结合以下附图进行描述，其中：
图1所示为图示根据一实施形式的混合信号集成电路100的架构的方框图；
图2a、2b和2c所示为图示根据一实施形式的混合信号集成电路的扫描链200a、200b、200c的部件的架构的方框图；
图3所示为图示根据一实施形式的内嵌在混合信号集成电路的模拟电路中的数字块300的示例性部分的方框图；以及
图4所示为图示根据一实施形式的用于操作混合信号集成电路的方法400的示意图。
具体实施方式
以下结合附图进行详细描述，所述附图是描述的一部分，并通过图解说明的方式示出可以实施本发明的具体方面。可以理解的是，在不脱离本发明范围的情况下，可以利用其它方面，并可以做出结构上或逻辑上的改变。因此，以下详细的描述并不当作限定，本发明的范围由所附权利要求书界定。
应理解，与所描述的方法有关的注解还可适用于用于执行所述方法的对应设备或系统，反之亦然。例如，如果描述了具体方法步骤，则对应设备可以包括用于执行所描述的方法步骤的单元，即使这种单元没有在附图中详细描述或图示。此外，应理解，本文描述的各种示例性方面的特征可以相互组合，除非另外明确说明。
本文所描述的设备和方法可以基于混合信号集成电路。混合信号集成电路是任意一种在单个半导体晶粒上具有模拟电路和数字电路两者的集成电路。集成电路(Integrated Circuit，IC)通常分为数字式(即，微处理器等)或模拟式(即，运算放大器等)。混合信号IC是一种在同一芯片上包含数字和模拟电路两者的芯片。
可以实施本文所描述的方法和设备用于生产混合信号集成电路，例如半导体芯片。所描述的设备和系统可包括集成电路和/或无源电路，并且可以根据各种技术制造。例如，这些电路可包括逻辑集成电路、模拟集成电路、混合信号集成电路、光路、存储电路和/或集成无源电路。
在以下描述中，描述了使用扫描链的方法和设备。扫描链是一种在可测性设计中使用的技术。目的是通过提供一种简单的方式设置和观察集成电路中的每个触发器来使测试更加便利。扫描链的基本结构可包括以下信号集，以便控制和观察扫描机制。Scan_in和scan_out定义了扫描链的输入和输出。在全扫描模式下，通常每个输入只驱动一个链，扫描输出也只观察一个链。扫描使能引脚是一种添加到设计中的特殊信号。当该信号有效时，设计中的每个触发器连接至移位寄存器。时钟信号用于在移位阶段和捕捉阶段控制链中的所有触发器(flip-flop，FF)。任意形式都可以进入触发器的链中，每个触发器的状态都可以读出。
图1所示为图示根据一实施形式的混合信号集成电路100的架构的方框图。混合信号集成电路100包括模拟电路103和数字电路101。模拟电路103包括内嵌在模拟电路103中的至少一个数字块107。至少一个数字块107包括多个功能位301和多个配置位303，例如下文结合图3所述。多个功能位301根据设计的功能提供模拟电路103的功能。配置位303用于配置模拟电路103的多个操作模式。数字电路101包括功能扫描链控件105，功能扫描链控件105用于结合设计的功能扫描数字块107的至少部分功能位301。功能扫描链控件105还用于根据模拟电路103的多个操作模式中的选定操作模式设置数字块107的至少部分配置位303。控制扫描链控件105可用于控制可在模拟电路中的数字块中实施的扫描链。
当功能扫描链控件105处于可测性设计模式下时，功能扫描链控件105可扫描数字块107的全部或部分功能位301；当功能扫描链控件105处于功能扫描模式下时，功能扫描链控件105可设置数字块107的全部或部分配置位303。混合信号集成电路100可包括模拟电路103与数字电路101之间的扫描链接口102。功能扫描链控件105可在可测性设计模式和功能扫描模式这两种模式下使用扫描链接口102。
功能扫描链控件105可包括复用器205，例如下文结合图2a所述，用于在扫描链105、200a处于功能扫描模式下时绕过数字块107的功能位301。当功能扫描链控件105处于可测性设计模式下时，功能扫描链控件105可设置复用器205禁止绕过功能位301。功能扫描链控件105可包括用于接收功能扫描使能信号F7的输入，例如下文结合图2a至2c所述。功能扫描使能信号F7可激活扫描链105的功能扫描模式。
数字电路101可包括激活电路211，例如下文结合图2a所述，用于在收到功能扫描使能信号F7后在功能扫描链控件105中激活功能扫描模式。激活电路211可在复位混合信号集成电路100之后在功能扫描链控件105中激活功能扫描模式。功能扫描链控件105可包括状态机209，例如下文结合图2a所述，用于控制数字块107的全部或部分配置位303的设置。状态机209可基于功能扫描使能信号F7激活。
功能扫描链控件105可包括移位寄存器203，例如下文结合图2a所述，移位寄存器203可用于存储待设置为数字块107的配置位303的数据。功能扫描链控件105可在每个操作循环中将移位寄存器203的一位移出至数字块107的配置位303。移位寄存器203可基于功能扫描使能信号F7进行初始化。
模拟电路103可包括开关电容、电流源、电压源和/或放大器等。
图2a、2b和2c所示为图示根据一实施形式的混合信号集成电路，例如上文结合图1所述的混合信号集成电路100，的扫描链200a、200b、200c的部件的架构的方框图。
图2a至2c中所示的扫描链200a、200b、200c的部件可在具有模拟模块和数字控制器的混合信号芯片中采用，例如在上文结合图1所述的包含模拟模块或模拟电路103以及数字控制器或数字电路101的混合信号芯片或混合信号集成电路100中采用。模拟模块103可具有小配置寄存器文件，这些文件可使用用于DFT目的的自动插入扫描链相互连接，例如下文结合图3所述。模拟模块扫描链信号可连接至DFT模块，也可连接至数字控制器域中的块，也称为如图2a、2b、2c中描绘的FUNC_SCAN_BLOCK 200a、200b、200c。
扫描链或FUNC_SCAN_BLOCK 200a、200b、200c的主要组件在图2a中描绘，而图2b和2c示出了扫描链功能所需的其它组件。图2a至2c中所描绘的扫描链200a、200b、200c的组件是可用于形成扫描链的示例性组件，例如上文结合图1所述的功能扫描链控件105。
图2a所示的扫描链200a的零件可包括第一复用器201、移位寄存器203、第二复用器205、与(AND)逻辑块207，即执行与操作的逻辑块，以及状态机电路209。
第一复用器201可在称为“1”的其第一输入处接收第一输入信号F_in[31..0]。第一输入信号F_in[31..0]可以是32位信号宽度的信号向量。除了32位信号宽度，任意其它2的幂都可用作信号宽度。第一复用器201可在称为“0”的其第二输入处接收第二输入信号F1。第一复用器201可由控制信号F0控制来产生输出信号F2。
信号F_in[31..0]也可称为Func_scan_shift_in[31..0]或功能扫描的输入移位信号。信号F1也可称为{func_scan_shift_out<<1,dft_adc_a_scan_so_z}或功能扫描“func_scan_shift_out”的输出移位信号，该输出移位信号位移了1位并且在移位位置处设置为DFT模式扫描A/D串行输出信号“dft_adc_a_scan_so_z”。信号F0也可称为func_scan_start或功能扫描开始信号。
移位寄存器203可存储第一复用器201的输出信号F2，并基于F2的移位版本产生输出信号F_out[31..0]，其中移位可由控制信号F3控制，控制信号F3表示状态机电路209的输出信号。输出信号F_out[31..0]的最高有效位F_out[31]可提供给第二复用器205的第一输入，称为“1”。第二复用器205可在称为“0”的其第二输入处接收第二输入信号F6。第二复用器205可由控制信号F9控制来产生输出信号F10。控制信号F9可以是与逻辑块207的输出，与逻辑块207对在其两个输入处收到的两个输入信号F7和F8执行逻辑与操作。
信号F_out[31..0]也可称为Func_scan_shift_out[31..0]或功能扫描的输出移位信号。信号F6也可称为dft_dac_a_scan_si或DFT模式扫描D/A串行输入信号。信号F10也可称为da_dft_dac_a_scan_si或DA DFT模式扫描D/A串行输入信号。信号F7也可称为func_scan_en或功能扫描模式使能信号。信号F8也可称为dft_mode或DFT模式信号。
状态机电路209可实施扫描链200a、200b、200c的状态机。状态机电路209可接收第一外部信号F4和第二外部信号F5，并且可将输出信号F3提供给移位寄存器203。信号F4可对应于时钟信号C2(clk_mm)除以16，如下文结合图2c所述。
信号F4也可称为clk_mm_d16_func_scan或功能扫描模式时钟信号。信号F5也可称为{func_scan_start|func_scan_shift}或与功能扫描模式移位信号级联的功能扫描模式开始信号。
图2b所示的扫描链200b的部件可包括激活电路211，用于通过基于第一输入信号F0、第二输入信号F4和第三输入信号F7提供输出信号F12来激活扫描，特别是移位寄存器203的移位。F0可对应于第一复用器201的控制信号F0。F4可对应于状态机电路209的第一外部信号F4。F7可对应于与逻辑块207的第一输入信号F7。激活电路211可提供第二输出信号F13。
信号F12也可称为func_scan_shift或功能扫描模式移位信号。信号F13也可称为func_scan_done或功能扫描模式完成信号。
图2c所示的扫描链200c的部件可包括或非(NOR)逻辑块213，即执行或非操作的逻辑块。或非逻辑块213对在其第一和第二输入处收到的两个输入信号F12和F14执行或非逻辑操作并提供输出信号F15。F12可对应于激活电路211的输出信号F12。
信号F14也可称为dft_dac_a_scan_se或DFT模式D/A扫描串行使能信号。信号F15也可称为da_dft_dac_a_scan_se或DA DFT模式D/A扫描串行使能信号。
图2c所示的扫描链200c的部件可包括第三复用器215。第三复用器215可在称为“1”的其第一输入处接收第一输入信号C1。第三复用器215可在称为“0”的其第二输入处接收第二输入信号C2。第二复用器215可由控制信号F8控制来产生输出信号C3。控制信号F8可对应于与逻辑块207的第二输入信号F8。
信号C1也可称为clk_mm_d16_func_scan或功能扫描模式时钟信号或时钟信号除以16。信号C2也可称为Clk_mm或时钟信号。信号C3也可称为as da_dft_dac_a_scan_clk或DFT模式时钟信号。
图2c所示的扫描链200c的部件可包括同步器电路217，其接收输入信号F16并基于输入信号F16的同步提供输出信号F17。
信号F16也可称为da_dft_adc_a_scan_so或DFT模式DA A/D扫描串行输出信号。信号F17也可称为dft_adc_a_scan_so_z或DFT模式A/D扫描串行输出信号。
图2a、2b、2c中描绘的扫描链200a、200b、200c的部件的功能可如下所述。
为了激活CPU中的功能扫描可写入三个寄存器：FUNC_SCAN_SHIFT_IN(F_IN[31..0])—待扫描到模拟模块的32位数据；FUNC_SCAN_EN(F7或func_scan_en或功能扫描模式使能信号)—使能待由数字块而不是DFT模块驱动的扫描链；以及FUNC_SCAN_START(F0或func_scan_start或功能扫描开始信号)—激活功能扫描状态机(DAC_FS_SM，209)并初始化FUNC_SCAN_SHIFT寄存器203。
在下一循环中，FUNC_SCAN_SHIFT信号可向高侧驱动，并且可实现FUNC_SCAN_SHIFT寄存器的左移位。该寄存器的第31位可驱动输出位DA_DFT_DAC_A_SCAN_SI。clk_mm_d16_func_csan时钟的每个循环可通过该引脚移出一位。在所有32位都移出到模拟模块扫描链中之后，该过程可完成。CPU可加载之后的32位，并且可重复该过程直至模拟模块的所有位都设置完。
图3所示为图示根据一实施形式的内嵌在混合信号集成电路，例如上文结合图1所述的混合信号集成电路100，的模拟电路中的数字块300的示例性部分的方框图。数字块300可对应于上文结合图1所述的数字块107。
数字块300可包括例如形成功能寄存器的多个功能位301、例如形成配置寄存器的多个配置位303、第一复用器305以及第二复用器307。多个功能位301可根据设计的功能提供模拟电路的功能。多个配置位303可用于配置模拟电路的多个操作模式。多个功能位301可由D触发器或Q触发器等触发器实施。多个配置位303可由D触发器或Q触发器等触发器实施。在一个示例中，数字块300可包括约70个功能位301以及约180个配置位303。
可对应于多个功能位的功能寄存器301可接收输入信号F21，输入信号F21可基于时钟信号F22存储在功能寄存器321中。输入信号F21也可在第二复用器307的称为“1”的第一输入处提供给第二复用器307。时钟信号F22可以是第一复用器305的输出信号，第一复用器305可在称为“0”的其第一输入处接收第一信号F20，在称为“1”的其第二输入处接收第二信号F19。第一复用器305可由信号F8控制，信号F8可对应于图2a中描绘的与逻辑块207的第二输入信号F8。功能寄存器301可在其输出处提供输出信号F23，输出信号F23可提供给第二复用器307的称为“0”的第二输入。第二复用器307可通过基于控制信号F18将第一输入信号F21与第二输入信号F23复用来提供输出信号F24。
可对应于多个配置位的配置寄存器303可接收输入信号F24，输入信号F24对应于第二复用器307的输出信号F24。F24可基于时钟信号F19存储在配置寄存器323中，时钟信号F19可对应于第一复用器305的第二输入处的第二信号F19。配置寄存器303可提供输出信号F25。
信号F18也可称为func_scan_mode。信号F19也可称为func_scan_mode。信号F20也可称为clk_sm_g。信号F21也可称为dft_scan_si。信号F25也可称为dft_so。
第二复用器307可表示需要添加到模拟模块的配置寄存器文件中采用的标准扫描链以在功能扫描模式期间实现配置位的扫描输入的一个复用器单元。
在图3描绘的混合信号电路中，模拟模块可具有内嵌的寄存器文件。内嵌的寄存器文件可与自动DFT扫描链位一起成链。模拟模块编程接口可通过DFT扫描链执行。
图4所示为图示根据一实施形式的用于操作混合信号集成电路的方法400的示意图。
方法400可用于操作混合信号集成电路，例如上文结合图1至3所述的混合信号集成电路。混合信号集成电路可包括模拟电路和数字电路。模拟电路可包括内嵌在模拟电路中的至少一个数字块。至少一个数字块可包括多个功能位和多个配置位。多个功能位可根据设计的功能提供模拟电路的功能。多个配置位可用于配置模拟电路的多个操作模式。数字电路可包括扫描链，例如上文结合图2a至2c所述的扫描链。
方法400包括通过使用扫描链结合设计的功能扫描401内嵌在模拟电路中的数字块的至少部分功能位。方法400包括通过使用扫描链根据模拟电路的多个操作模式中的选定操作模式设置402内嵌在模拟电路中的数字块的至少部分配置位。
本文描述的方法、系统和器件可在芯片、集成电路或专用集成电路(applicationspecific integrated circuit，ASIC)中作为光电路或电子电路来实现。本发明可以在数字和/或模拟电子和光电路中实现。
本发明还支持计算机程序产品，包括计算机可执行代码或者计算机可执行指令，所述代码或指令在执行时使至少一个计算机执行本文所述的执行和计算步骤，特别是上文结合图4所述的方法400以及上文结合图1至3所述的技术。这种计算机程序产品可包括可读存储介质，该可读存储介质上存储有供计算机使用的程序代码。该程序代码可执行上文结合图4所述的方法400。
尽管本发明的特定特征或方面可能已经仅结合几种实现方式中的一种进行公开，但此类特征或方面可以和其它实现方式中的一个或多个特征或方面相结合，只要对于任何给定或特定的应用是有需要或有利。而且，在一定程度上，术语“包括”、“有”、“具有”或这些词的其它变形在详细的说明书或权利要求书中使用，这类术语和所述术语“包含”是类似的，都是表示包括的含义。同样，术语“示例性地”、“例如”仅表示为示例，而不是最好或最佳的。可以使用术语“耦合”和“连接”及其派生词。应当理解，这些术语可以用于指示两个元件彼此协作或交互，而不管它们是直接物理接触还是电接触，或者它们彼此不直接接触。
尽管本文中已说明和描述特定方面，但所属领域的技术人员应了解，多种替代和/或等效实施方式可在不脱离本发明的范围的情况下替代所示出和描述的特定方面。该申请旨在覆盖本文论述的特定方面的任何修改或变更。
尽管以下权利要求书中的各元素是借助对应的标签按照特定顺序列举的，除非对权利要求的阐述另有暗示用于实现部分或所有这些元素的特定顺序，否则这些元素并不一定限于以所述特定顺序来实现。
通过以上启示，对于本领域技术人员来说，许多替代产品、修改及变体是显而易见的。当然，所属领域的技术人员容易意识到除本文所述的应用之外，还存在本发明的众多其它应用。虽然已参考一个或多个特定实施例描述了本发明，但所属领域的技术人员将认识到在不偏离本发明的范围的前提下，仍可对本发明作出许多改变。因此，应理解，只要是在所附权利要求书及其等效文句的范围内，可以用不同于本文具体描述的方式来实践本发明。

Claims (14)

1.一种混合信号集成电路(100)，其特征在于，包括：
模拟电路(103)，所述模拟电路(103)包括内嵌在所述模拟电路(103)中的至少一个数字块(107)，所述至少一个数字块(107)包括多个功能位(301)和多个配置位(303)，所述多个功能位(301)根据设计的功能提供所述模拟电路(103)的功能，所述多个配置位(303)用于配置所述模拟电路(103)的多个操作模式；以及
数字电路(101)，所述数字电路(101)包括扫描链(105)，所述扫描链(105)用于结合所述设计的功能扫描内嵌在所述模拟电路(103)中的所述数字块(107)的至少部分所述功能位(301)，
其中所述扫描链(105)还用于根据所述模拟电路(103)的所述多个操作模式中的选定操作模式设置内嵌在所述模拟电路(103)中的所述数字块(107)的至少部分所述配置位(303)；
当所述扫描链(105)处于可测性设计模式下时，所述扫描链(105)用于扫描所述数字块(107)的所述至少部分所述功能位(301)；当所述扫描链(105)处于功能扫描模式下时，所述扫描链(105)用于设置所述数字块(107)的所述至少部分所述配置位(303)；
所述扫描链的时钟与所述扫描链处于功能扫描模式和所述扫描链处于可测性设计模式时相同。
2.根据权利要求1所述的混合信号集成电路(100)，其特征在于，包括所述模拟电路(103)与所述数字电路(101)之间的扫描链接口(102)，
其中所述扫描链(105)用于在所述可测性设计模式和所述功能扫描模式这两种模式下使用所述扫描链接口(102)。
3.根据权利要求1或权利要求2所述的混合信号集成电路(100)，其特征在于：
所述扫描链(105、200a、200b、200c)包括复用器(205)，所述复用器(205)用于在所述扫描链(105、200a)处于所述功能扫描模式下时绕过所述数字块(107)的所述功能位(301)。
4.根据权利要求3所述的混合信号集成电路(100)，其特征在于：
所述扫描链(105、200a、200b、200c)用于在所述扫描链(105、200a、200b、200c)处于所述可测性设计模式下时，设置所述复用器(205)禁止绕过所述功能位(301)。
5.根据权利要求1或2所述的混合信号集成电路(100)，其特征在于：
所述扫描链(105、200a、200b、200c)包括用于接收功能扫描使能信号(F7)的输入，所述功能扫描使能信号(F7)激活所述扫描链(105、200a、200b、200c)的所述功能扫描模式。
6.根据权利要求5所述的混合信号集成电路(100)，其特征在于：
所述数字电路(101)包括激活电路(211)，所述激活电路(211)用于在收到所述功能扫描使能信号(F7)后在所述扫描链(105、200a、200b、200c)中激活所述功能扫描模式。
7.根据权利要求6所述的混合信号集成电路(100)，其特征在于：
所述激活电路(211)用于在复位所述混合信号集成电路(100)之后在所述扫描链(105、200a、200b、200c)中激活所述功能扫描模式。
8.根据权利要求5所述的混合信号集成电路(100)，其特征在于：
所述扫描链(105、200a、200b、200c)包括状态机(209)，所述状态机(209)用于控制所述数字块(107)的所述至少部分所述配置位(303)的所述设置。
9.根据权利要求8所述的混合信号集成电路(100)，其特征在于：
所述状态机(209)基于所述功能扫描使能信号(F7)激活。
10.根据权利要求5所述的混合信号集成电路(100)，其特征在于：
所述扫描链(105、200a、200b、200c)包括移位寄存器(203)，所述移位寄存器(203)存储待设置为所述数字块(107)的所述至少部分所述配置位(303)的数据。
11.根据权利要求10所述的混合信号集成电路(100)，其特征在于：
所述扫描链(105、200a、200b、200c)用于在每个操作循环中将所述移位寄存器(203)的一位移出到所述数字块(107)的所述至少部分所述配置位(303)。
12.根据权利要求11所述的混合信号集成电路(100)，其特征在于：
所述移位寄存器(203)基于所述功能扫描使能信号(F7)进行初始化。
13.根据权利要求1所述的混合信号集成电路(100)，其特征在于：
所述模拟电路(103)包括以下单元中的至少一个：
开关电容，
电流源，
电压源，
放大器。
14.一种用于操作混合信号集成电路的方法(400)，其特征在于，所述混合信号集成电路包括：
模拟电路，所述模拟电路包括内嵌在所述模拟电路中的至少一个数字块，所述至少一个数字块包括多个功能位和多个配置位，所述多个功能位根据设计的功能提供所述模拟电路的功能，所述多个配置位用于配置所述模拟电路的多个操作模式；以及
数字电路，所述数字电路包括扫描链，
所述方法(400)包括：
通过使用所述扫描链结合所述设计的功能扫描(401)内嵌在所述模拟电路中的所述数字块的至少部分所述功能位；以及
通过使用所述扫描链根据所述模拟电路的所述多个操作模式中的选定操作模式设置(402)内嵌在所述模拟电路中的所述数字块的至少部分所述配置位；
当所述扫描链处于可测性设计模式下时，所述扫描链用于扫描所述数字块的所述至少部分所述功能位；当所述扫描链处于功能扫描模式下时，所述扫描链用于设置所述数字块的所述至少部分所述配置位；
所述扫描链的时钟与所述扫描链处于功能扫描模式和所述扫描链处于可测性设计模式时相同。
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