CN103729490A - 混合信号ip核原型设计系统 - Google Patents

Abstract

一种混合信号IP核原型设计系统，涉及用于原型设计具有混合信号知识产权(IP)核的集成电路(C)的系统，包括通过将该IP核划分成数字IP部分和模拟IP部分，使用分立可编程数字ICs和分立模拟ICs实现该IP核。

Description

混合信号IP核原型设计系统

背景技术

本发明涉及集成电路设计，且更特别地，涉及用于原型设计同时包括模拟和数字电路的集成电路的系统。

在电子设计中，混合信号集成电路(IC)是同时具有形成在单个半导体管芯(die)上的模拟和数字电路的IC。分离的模拟和/或数字电路可以一个或更多的知识产权(IP)核的形式提供，也称为IP块或简单IPs，它们是预先设计的可再使用的例如逻辑、单元或芯片布局设计的单元。单个的IP块可仅为数字的、仅为模拟的或为同时包括模拟和数字部分的混合信号。

混合信号技术使得可设计和制造片上系统(SoC)ICs，如其名称所表现出的，其可在单个半导体封装中或甚至在单个半导体管芯上提供完整的处理系统。

对于设计、制造、测试和使用(即开发与专用SoC一起使用的软件)中，混合信号ICs可能是复杂的，且在IC设计领域中有相当新的进展，因此在开始大规模制造之前的验证设计或开发软件以控制和使用完全的混合信号SoC中有助于IC设计者/开发者的工具是有限的。

附图说明

参照附图，仅通过实例描述本发明的进一步的细节、方面和实施方式。在附图中，相似的参考标记用于识别相似或功能类似的元件。图中的元件为了简化和清楚地示出且不必按比例绘制。

图1示出根据本发明的一个示例型实施方式的混合信号集成电路的原型设计的方法的实例。

图2原理性地示出片上混合信号系统集成电路结构的实例。

图3以更具体的方式原理性地示出图1的混合信号部分。

图4示出提供的混合信号集成电路的混合信号部分如何可由分立的模拟和数字构件形成的更具体的实例。

图5示出可替换的数字IP部分和接口结构如何可复用以及其第一选择的实例。

图6示出空白FPGA中未定义的管脚引出如何可转换成适于编程的FPGA中的不同数字IP/接口结构的一组管脚引出实例。

图7示出来自图7的适于编程的FPGA如何可连接至具有不同AIPIP核的多种情形的单个外部模拟IP测试芯片的实例。

图8示出单核数字IP部分如何可从多个子部分形成出来、在例如FPGAs的多个可再编程逻辑ICs上实现的实例。

具体实施方式

本发明提供如所附的权利要求所述的一种原型设计混合信号集成电路的方法和原型设计混合信号集成电路的系统。本发明特定的实施方式在从属权利要求中给出。参照下文中描述的实施方式，本发明的这些和其它方面将变得清楚并被阐明。

示出的本发明的实施方式大多可使用本领域技术人员公知的电子构件和电路实施。因此，不会以任何超出本发明的相关概念的了解和理解之外的程度对细节进行阐释，以不会从本发明的教导产生混淆和模糊。

由于当前可得的预硅设计模型和模拟混合信号(AMS)验证工具的受限的范围、精度和规模，嵌入在例如SoC芯片中的混合信号知识产权(IP)核/块处在较高的风险。

此外，对于混合信号集成电路，特别是在独立模拟IP测试芯片中，缺少可重构和可完全达到的功能性输入/输出(I/O)接口测试性，且通常缺少准备和产生适合的操作系统或其它计算机程序以控制或利用混合信号集成电路的最终大规模制造形式所需的整体混合信号集成电路应用可见度。而且，在例如具有嵌入式混合信号IPs的SoC芯片的混合信号集成电路中失效的调试通常非常耗时并具有低的可观测性，且与混合信号硅的修订有关的成本高得多。

因此，此处描述的实例提供一种混合信号集成电路原型设计系统以测试现实客户应用环境中的混合信号IP(包括相关的硬件和/或软件)，从而在实际获取混合信号集成电路(例如SoC)最终的大规模制造版本之前，可进行任何有关的由SoC驱动的操作系统或客户应用的开发。因此，使用这一系统，可在获取硅芯片之前测试混合信号IP的功能和开发相关的软件，以由此减少用于与混合信号IP有关的测试和软件开发的制造循环时间。

而且，测试结果可较快获取，且因此在特定的SoC物理产品设计定型之前，如果需要，可对设计进行改变。同样，该原型设计系统也可在大规模制造之前用于测试/验证混合信号集成系统本身的最终设计。因此，实例提供了减少用来提供最终的混合信号集成电路本身和相关的软件所花费的时间的手段。

下面，将通过片上系统(SoC)的内容描述一种原型设计实例型混合信号集成电路的方法，但本发明不限于此，而是可应用于任意的混合信号集成电路。

概括地，本发明提供一种原型设计包括至少一个混合知识产权(IP)核的集成电路的方法，包括通过将至少一个混合信号IP核划分成数字IP部分和模拟IP部分并随后在一个或多个可编程数字集成电路中实现数字IP部分和在一个或更多的分立的模拟集成电路中实现模拟IP部分，使用一个或更多的分立的可编程数字集成电路和一个或更多的分立的模拟集成电路实现至少一个混合信号知识产权(IP)核。模拟IP部分可包括一个或更多的模拟IP块，每一个IP块包括专用模拟功能(其可实现为不具有内置控制功能的分离的外部/分立IC)。至少一个混合信号IP核划分成数字IP部分和模拟IP部分可进一步包括将数字IP部分细划分成数字控制部分和接口结构部分。数字控制部分可采用用于每一个模拟IP块的数字控制逻辑的形式。

该方法可进一步包括形成数字控制部分和接口结构部分以便它们在使用中是可选择的和/或可再编程的，例如通过使用多路复用器和控制寄存器或通过实时再实现完全可再编程数字逻辑IC设计制造。

数字控制部分可操作地控制一个或更多的对应的模拟IP部分，而接口结构部分可操作地将数字控制部分耦合至一个或更多的对应模拟IP部分。

该一个或更多的分立的模拟ICs可包括单个外部模拟IC封装中的多个嵌入式模拟IP块，每一个模拟IP块在该单个外部模拟IC封装的管脚引出配置中具有其自相关的输入和输出。此处公开的方法和系统(即装置)可用于开发和测试形成在单个半导体管芯上的片上系统(SoC)集成电路设计和/或由多个提供在单个半导体封装中的半导体管芯形成的封装内系统(SIP)集成电路设计。

实例包括其中可编程数字集成电路可由场可编程门阵列、FPGAs和/或可编程逻辑器件、PLDs或任意其它形成的可再编程逻辑结构的实现。

此处描述的该方法和系统的实例不仅可用于开发混合信号集成电路，也可调试、测试和开发计算机程序环境，例如用于与提出的混合集成电路的任意原型的最终大规模制造版本一起使用的操作系统和驱动器。这可包括提出的原型集成电路的重复测试和验证操作，且在测试重复过程中当出现不希望的测试和验证结果时，再设计提出的原型集成电路并再实现用于再测试和再验证的系统结构。

描述的方法可进一步包括将提出的原型集成电路最终完全测试和验证的重复版本转换成作为完全集成的混合信号片上系统集成电路或系统级封装的最终大规模制造版本。

现在参照图1，示出了原型设计混合信号IC100的方法的特定实例90。该方法包括将混合信号IP块划分成数字部分(即DIP和/或IA)和模拟IP部分10，在可再编程逻辑20中实现数字部分并在外部模拟测试IC/芯片30中实现模拟IP部分。一旦整体混合信号IC的提出的设计的各个部分(即数字IP和模拟IP)在IC原型设计系统的各个部分中实现，它们的操作可被测试和/或验证40。可选地，原型设计的测试和验证可导致重复再设计50(和随后的测试以及进一步的再设计重复)，以朝着提出的最终原型设计改进SoC的整体设计。

结果是为后续软件开发60(即分别设计适合的操作系统或其它软件例程以使SoC能使用的过程)准备的完全操作的提出的原型SoC IC设计。

图2示出了SoC设计100的实例，包括可操作地控制SoC的整体功能性的系统控制器(即处理器核)110，包括以下中的一个或更多项目：一个或更多的混合信号IP块(210-2X0)、一个或更多的数字IP块150和一个或更多的模拟IP块160。IP块也可称为IP核。一个或更多的模拟IP核160与一个或更多的数字IP核160的结合本身可称作整体(综合的)混合信号IP核。除了不受在使用中至少一个混合信号IP核的限制，本发明不受使用的模拟、数字或混合信号部分的数目的限制。

在使用中特定的SoC设计中，如果需要，系统控制器110可通过例如公共总线(202，如示出的)的适合的方式或其它适合或等价的方式(未示出)，操作地耦合至存在于特定SoC设计中的模拟/数字/混合信号IP核中的每一个，以在使用中对各个IP核提供控制(由此提供适当的功能)，且可操作地耦合至系统存储器120和或例如系统输入/输出130。

系统控制器110也可使用专用存储器总线115而不是使用用于互连其它IP核(参见图3以了解更多细节)相同的公共总线来操作地耦合至系统存储器。本发明不受其中最终的SoC的不同部分被互连的特定方式的限制，实际上，这是使用此处描述的实例的原型设计混合信号ICs的主要优点-不同部分之间的互连的具体形式是完全可再编程的以允许在测试/使用中同时作出适当的变化。

实例涉及将任意相关的混合信号部分，例如嵌入式混合信号IP块210，划分成数字IP(DIP)部分和模拟IP(AIP)部分。在被原型设计的混合信号部分已包括分离的数字150和模拟160IP核的情况下，这一划分可不是必需的。整体单个混合信号IP块210可包括(相同或不同的)数字和模拟IP部分以及二者之间(参见以下内容)实现的接口结构的多种情形。

在划分之后，或替代地相关数字和模拟IP部分的简单定义之后，如果适当的话，可进行用于数据的接口结构(IA)和用于一个或更多的数字IP部分与一个或更多的模拟IP部分之间的通信的控制信号的原型设计。这可涉及使用可再编程的数字逻辑对数字IP逻辑进行原型设计，可再编程的数字逻辑与将要例示混合信号嵌入式IP的AIP的功能性和核/SoC的功能性(的一部分，或全体)可兼容且可以其配置。可再编程的数字逻辑可以为例如FPGA或PLD。

模拟IP于是可通过使用与FPGA分离的硅测试芯片随后实现，但是与原型设计的DIP和IIA协议的功能性可兼容且可以其配置。硅测试芯片可位于包含FPGA的相同的测试系统板上或位于与例如FPGA的可再编程逻辑物理地分离但操作地耦合的子板上。

图3以更细节的方式原理性地示出图2的混合信号部分的实例，并用于描述本发明的具体实施的实例。

在图3中，与图2中类似，系统控制器110操作地耦合至用于向前连接至整体混合信号IC的其它部分的可配置的总线202，混合信号IC例如为混合信号IP块1、210和混合信号IP块2、220。系统控制器110可使用相同的可配置总线202(如前图2)或通过例如专用总线115(图3)的一个或更多的专用存储器互连来耦合至系统存储器120。整体混合信号IC的各个部分之间的互连的任意适合的形式都可选择并使用于本发明的实例中。仅两个示例型的混合信号IP块在图3中示出，但可使用/存在任意数目。

在示出的实例中，两个示例型的混合信号IP块，例如块210，可逻辑地划分成例如实例中的控制逻辑部分211的数字IP(DIP)部分和模拟IP(AIP)部分215，包括控制线213和数据线214的接口结构(IA)部分212提供在DIP和AIP之间。因此，每一个混合信号IP块可考虑为由DIP部分211、IA部分212和AIP部分215形成。

如图3所示，DIP211和IA212可在可再编程数字逻辑中实现，即特定实例中示出为FPGA部分280的FPGA中，而AIP可实现为包括至少一个嵌入式模拟IP块和相关的I/O的(分立/分离)外部模拟测试芯片部分285。

图4以更多细节的形式，但仅通过示例示出了提出的混合信号IC的混合信号部分如何可由分立模拟和数字构件组合形成。特别地，示出了提供的混合信号IC(左边)的示意图表示和其如何物理地实现在描述的原型设计系统(右边)中。

示出在图4的左手侧的混合信号IC的实例部分包括数个混合信号部分以分别提供通用串行总线(USB)电路210、模数转换器(ADC)电路220、数模转换器(DAC)电路230、触摸传感接口(TSI)电路240和电压参考(Vref)电路250的每一个，其中每一个独立的电路被看成分离的混合信号IP块。本发明的其它实例可将几个模拟功能组合成单个多功能混合信号IP块。单独的混合信号部分210-250的每一个将实现在作为数字IP控制和接口部分以及模拟IP部分的最终的设计中。

在根据本发明的一个实例的物理原型中，如图4左边所示，USB电路210实现在两个部分中。第一部分为位于FPGA主板上的USB物理接口外部测试芯片215(例如，嵌入式模拟IP块的单个情形，不具有内置控制电路)，并使用例如金属连线(未示出)的适合的物理连接来连接至FPGA(和原型IC的其它部分，如果需要)。第二部分实现为在FPGA340中实现的数字USB控制器部分211和将形成在FPGA中(并由此通过FPGA执行)的接口结构(未示出)的特定选择。

ADC和DAC实现为物理地位于分离的模拟卡320上的两个分离的外部芯片(ADC芯片225和DAC芯片235，每一个包括嵌入式模拟IP块的单个情形)，其中第一模拟卡320通过例如连接FPGA板311上的物理连接器和模拟卡320上的类似的物理连接器331的并行脊型接口电缆312连接至FPGA板310。根据典型的印制电路板(PCB)制造工艺，每一个连接器311/331可使用金属连线或类似结构连接至相同板(分别为FPGA板310或模拟卡310)上的其它构件。

通过物理地将包含在分离的分立模拟测试芯片，即USB测试芯片215中的“原始”(即没有任何相关的数字控制，而是仅路由I/O至封装件的管脚)嵌入式混合信号IP块连接至例如FPGA340的可再编程逻辑结构，这使得整体混合信号IP块的数字控制和接口结构部分的实现被实现在FPGA上，模拟的例如前端、物理部分实现在嵌入式模拟IP块中。

TSI和VREF使用第二模拟卡330以类似的方式实现至ADC/DAC，在本例中，除了模拟测试卡330为转接卡(riser card)或夹层型卡(mezzaninetypecard)物理地连接至作为基本刚性背对背连接器331的FPGA卡，而不是脊型并行连接器312的形式。

在图4中，示出可选的进一步的核345，通过专用外部系统存储器接口115操作地耦合/连接至系统存储器120。进一步的核(和潜在的其它核，未示出)可连接至用于其实际应用的任意的其它必要的构件(同样未示出)。在一些实例中，该一个或更多的进一步的核，例如核345，可为通用目的的处理器核，可通过运行适合的程序代码提供一个或更多的数字IP部分(例如数字控制部分211)。这可使用在例如一组初始原型循环中-即在FPGA(在例如ASIC中，用于作为完全形成的专用混合信号IP核的一部分的最终实现)的专用物理格式化中后续的实现之前，该控制可初始地实现为用于通用目的的核的例程。

使用此处描述的原型设计方法和系统的优点，是DIP部分和接口结构的多个不同形式(每一个潜在地为不同情形的形式)可由FPGA提供，且类似地，AIP部分的多个不同形式(再次地，每一个潜在地为不同情形的形式)可提供在外部测试芯片中，无论是测试过程中的“动态中(on thefly)”还是循环之前或之间的建立(setup)阶段中，不同情形之间的选择是可能的。在FPGA或类似装置中通过适合的数据寄存器的使用，可进行选择。

在图5中示出了达到不同DIP和AIP部分的选择的高级实例结构。在示出的实例中，选择通过操作地耦合至多个多路复用器的多路复用器来取得。多路复用器的特定形式和数目可取决于FPGA和外部模拟IP测试芯片的特定形式，但本发明并非有意限制在这一方面。

在图5的实例中，第一多路复用器410选择用于与特定模拟IP块一起使用的数字控制IP部分42X，特定模拟IP块通过第二多路复用器430耦合至选择的接口结构44X。第一多路复用器410和第三多路复用器450一起组合以提供必要的输入和输出(大多至/来自FPGA/外部模拟测试芯片/系统的其它部分)，如数字控制IP部分42X和接口结构44X的特定选择所需要的。第一410、第二430和第三450多路复用器通过控制寄存器460进行控制(用于选择)。单个选择使用实线示出-在图中，这是第一数字控制IP部分421和第二接口结构442的选择。分离的多路复用器可实际上包括单个更复杂的多路复用器，或适于执行操作性选择的其它任何电路。

图6示出当FPGA被适当编程时，空白FPGA的实例球栅阵列(BGA)物理形式的未定义的管脚引出610如何可转换成用于不同数字IP/接口结构的一个或更多的不同组的管脚引出的实例。

在图的右侧，为“原始”FPGA管脚引出，即在编程之前。这示出任意形式的FPGA如何可具有一组可分配的输入和输出611，以及用于保留功能的一些专用管脚612或例如电压源等的标准连接。

在图的左侧，是编程的FPGA管脚引出的实例形式，具有实现的3个不同的DIP和接口结构(在这一实例中，假定每一个DIP具有其自身的专用形式的IA，与所选择的嵌入式模拟IP块的不同情形一起使用)，包括：第一DIP/IA选项622、第二DIP/IA选项623、第三DIP/IP选项624和一组多路复用器控制引脚621，以控制外部多路复用器(未示出)。保留的管脚引出部分在每一种情形中相同。因此，如该图中例举的，在使用中或在原型设计方法的建立阶段部分中，本发明的实例可提供不同DIP和/或IA部分之间的选择。

图7示出来自图6的适当编程的FPGA如何可连接至单个外部模拟IP测试芯片的例子，使用不同AIPIP核的多种情形。在这一实例中，提供单个外部模拟IP测试芯片，其中存在相同模拟IP嵌入式核的3个分离的情形，但每一个具有不同的组(例如电容和电阻值、运算放大器的类型等争)。在这一非常简单的实例中，仅在DIP和接口结构的分离的组合之间提供完全的交换。然而，应理解，使用此处描述的技术，可提供不同的数字IP控制部分和接口结构部分的任何任意选择。由于通过以这样的方式提供混合信号实现的替换，这在混合信号IC的初始设计过程中以及在测试和验证过程中特别有利；即使不是所有的潜在设计选项，大多数潜在设计选项可至少在相对真实的现实环境中被试验性地验证。

图8示出了单个数字IP部分如何可实际地从多个子部分中形成出来、在例如FPGAs的多个可再编程逻辑情形上实现的实例。在一些情形下，例如其中单个FPGA不能为提出的SoC设计提供所有必需的资源，可使用多个FPGAs。在这一实例中，DIP211(即数字控制部分和(潜在地)接口结构部分)可在多个FPGA-304a和304b上进行划分。这是一种不同的形式，但基本上是从模拟IP部分划分数字控制和接口结构的相同的过程。在示出的实例中，存在两个子部分，810和820，每一个通过适合的形式和一定数量的物理连接来可操作地彼此耦接和与单个模拟测试芯片215耦接，使用多路复用器等等，如上所述。

因此，本发明的实例可使DIP和核RTLs(即预设计的嵌入式IP块)集成至一片嵌入式可再编程逻辑(例如FPGA)实现中而不必使用大量不同的孤立的数字IC部件。其也可支持使用多个FPGAs来实现SoC的数字部分。

在本发明的实例中，DIP和接口结构协议的功能可为用户可编程和可配置的，例如通过SoC级的一组片上(即管芯上)控制寄存器。因此，本发明的实例提供在混合信号IC/SoC级上的对例如SoC的混合信号IC进行原型设计和测试的能力，以在最终进行大规模制造之前并由此在可实际获得最后的硅之前允许用在最终设计中的任意混合信号IP的适当测试。这可例如通过使用嵌入式模拟IP核设计的外部(即离片的)实现进行，以提供外部测试芯片来实现与例如FPGA的适合的编程的可再编程逻辑一起使用的“片上”模拟部件，以便在IC设计循环中不久可进行SoC开发和测试，以及相关的软件开发和测试。

实例原型开发系统具有安装在一个测试板(例如母板)上的FPGA芯片和安装在一个或更多的测试板(即子板或卡)上的模拟电路测试芯片。FPGA板和模拟器件卡之间的互连可为实现在FPGA中的标准接口或完全的用户可配置接口，其支持一系列专用模拟卡的一个或更多的连接。

用于模拟IP测试芯片(例如ADC或DAC)的可配置、可编程和可再使用的控制逻辑功能可实现在一个或几个FPGA芯片中。本发明的实例允许IC设计者不仅基于期望的功能，还基于混合信号IC设计的期望的内部/外部接口结构，将一个或更多情形的混合信号IP块实现分成各个数字IP部分和模拟IP部分。包括控制和数据接口的所有的模拟IP数字控制逻辑(DIP)和相关的接口结构，在使用中是可配置的，例如使用中在IP核和任何有关控制逻辑之间的总线结构。

描述的方法可包括将混合信号IP设计划分成控制逻辑和模拟电路部分，在例如FPGA的可再编程逻辑中实现控制逻辑并使用定制的外部模拟测试芯片(或原始设计或嵌入模拟设计的预制的“库”的选择)实现模拟功能，并原型设计提出的混合信号IP核内的DIP和AIP之间的定制接口。IC设计者可由此使用公开的方法和装置/系统进行开发和有关的数字和/或模拟软件，或作为整体证实所提出的SoC的功能，包括数字和模拟部件。

本发明的实例可使用不同类或情形的模拟测试芯片(具有嵌入式模拟IP块的不同选择或不同配置)以测试可获得的不同模拟模拟IP块的各种特征。本发明的实例可实现连接至相同的模拟测试芯片或不同的模拟测试芯片的不同的控制逻辑(DIP)或接口结构。

本发明的实例可教导与实现在外部分立封装中的嵌入式模拟IP硬件块一起使用的完整的FPGA芯片设计，在使用中在核和模拟IPs之间具有固定的模拟逻辑功能但可配置的接口协议。

本发明也可实现为运行在计算机系统上的计算机程序，当运行在例如计算机系统的可编程装置上时，至少包括用于执行根据本发明的实施方式的任意方法的步骤或使可编程装置执行根据本发明的实施方式的器件或系统的功能的可执行的代码部分。

计算机程序可由例如特定应用程序和/或操作系统的一系列可执行的指令构成。计算机程序可例如包括下列中的一个或更多个：用于在适合的计算机系统上执行的子例程(subroutine)、功能(function)、过程(proceure)、对象的方法(object method)、对象的实现(object implementation)、可执行的应用程序(executable application)、小应用程序(applef)、小服务程序(servlet)、源代码(source code)、对象代码(object code)、共享库/静态装载库(sharedlibrary/dynamicloadlibrary)和/或设计成在适当的计算机系统上的其它指令序列。

计算机程序可存储在计算机可读存储介质内部或通过计算机可读传输介质传输至计算机系统。所有或一些计算机程序可永久地、可移动地提供在计算机可读介质上或远程耦合至可编程装置，例如信息处理系统。计算机可读介质可包括但不限于例如以下中任一个或更多个：包括磁盘和磁带存储介质的磁存储介质；例如致密盘介质(例如CD-ROM、CD-R等)的光存储介质、数字视频盘存储介质(DVD、DVD-R、DVD-RW等)或高密度光介质；包括例如FLASH存储器、EEPROM、EPROM、ROM等的基于半导体的存储单元的非易失性存储介质；铁电数字存储器；MRAM；包括寄存器、缓冲器或高速缓存、主存储器、RAM、DRAM、DDRRAM等的易失性存储介质；以及包括计算机网络、点到点电信设备、和载波传输介质等的数据传输介质等等。本发明的实施方式不限于使用的计算机可读介质的形式。

计算机处理通常包括执行(运行)程序或程序部分、当前程序值和状态信息以及由操作系统使用的资源以管理处理的执行。操作系统(OS)是管理计算机的资源的分享并给程序员提供用于访问这些资源的接口的软件。操作系统处理系统数据和用户输入，并通过分配和管理作为对用户的服务和系统的程序的任务和内部系统资源进行响应。

计算机系统例如可以包括至少一个处理单元、相关的存储器和多个输入/输出(I/O)设备。当执行计算机程序时，计算机系统根据计算机程序处理信息并通过I/O设备生成作为结果的输出信息。

至此应理解，公开了一种原型设计包括至少一个混合信号知识产权(IP）核的集成电路的方法，包括：使用一个或更多的分立可编程数字集成电路和一个或更多的分立模拟集成电路实现至少一个混合信号IP核，这通过：将至少一个混合信号IP核划分成数字IP部分和模拟IP部分；在一个或更多的可编程数字集成电路中实现数字IP部分；在一个或更多的模拟集成电路部分中实现模拟IP部分。

在上述方法的一个实施方式中，其中将至少一个混合信号IP核划分成数字IP部分和模拟IP部分进一步包括：将数字IP部分再次划分成数字控制部分和接口结构部分。

在上述方法的一个实施方式中，进一步包括：将数字控制部分和接口结构部分形成为在使用中是可选择的和可再编程的中的至少一种。

在上述方法的一个实施方式中，其中通过在完全可再编程数字逻辑IC设计制造中使用控制寄存器和实时重新实现中的至少一个，数字控制部分和接口结构部分是可选择的和可再编程的。

在上述方法的一个实施方式中，其中数字控制部分可操作地控制一个或更多的对应的模拟IP部分，且接口结构部分可操作地将数字控制部分耦合至该一个或更多的对应的模拟IP部分。

在上述方法的一个实施方式中，其中接口结构部分在数字IP部分和一个或更多的模拟IP部分之间承载控制信号和数据信号。

在上述方法的一个实施方式中，其中一个或更多分立模拟集成电路的每一个包括至少一个嵌入式IP块和在单个外部模拟IC封装上的相关的输入和输出。

在上述方法的一个实施方式中，其中一个或更多的分立模拟集成电路包括：单个外部模拟IC封装内的多个嵌入式模拟IP块，每一个具有在该外部模拟IC封装上具有不同的管脚引出的相关的输入和输出。

在上述方法的一个实施方式中，其中集成电路为形成在单个半导体管芯上的片上系统(SoC)集成电路中的一种，且集成电路为由提供在单个半导体封装内的多个半导体管芯形成的封装内系统(SiP)的一部分。

在上述方法的一个实施方式中，进一步包括：使用由分立数字和模拟集成电路形成的最终的原型集成电路来开发与原型集成电路的最终大规模制造版本一起使用的操作系统环境。

在上述方法的一个实施方式中，进一步包括：反复测试和验证提出的原型集成电路的操作，且在反复测试过程中出现不期望的测试和验证结果时，再次设计所提出的原型集成电路并重新实现系统结构以便进一步再测试和再验证。

在上述方法的一个实施方式中，进一步包括：将所提出的原型集成电路的最终完全测试和验证的反复版本转换成最终的大规模制造版本作为完全集成的混合信号片上系统集成电路。

在上述方法的一个实施方式中，进一步包括：由实现在至少两个分立可编程数字集成电路中的不同集成电路上的两个或更多的子部分形成数字IP部分。

至此应理解，也公开了一种原型设计集成电路的混合信号电路的方法，包括：

将混合信号电路划分成数字IP部分和第一模拟IP部分；

通过第一可编程接口结构部分耦合第一模拟IP部分和数字IP部分；

在至少一个可编程数字集成电路中原型设计数字IP部分；以及

使用第一分立模拟IP测试芯片封装实现第一模拟IP部分。

在上述方法的一个实施方式中，进一步包括：

通过第一可编程接口结构部分将第二模拟IP部分耦合至数字IP部分；

使用第二分立模拟IP测试芯片封装实现第二模拟IP部分；以及

其中第一可编程接口结构部分可编程为与第一模拟IP部分和第二模拟IP部分进行通信；且

其中第一模拟IP部分和第二模拟IP部分相互不同。

在上述方法的一个实施方式中，进一步包括：

使用复用接口总线(350)实现第一可编程接口结构部分；

将复用接口总线(350)划分成耦合在该至少一个可编程数字集成电路和该至少一个分立模拟IP测试芯片封装之间的数字I/O信号和模拟I/O信号；并且

其中复用接口总线具有控制数字I/O信号和模拟I/O信号的预定的通信协议。

在上述方法的一个实施方式中，进一步包括：使用场可编程门阵列或可编程逻辑器件实现该至少一个可编程数字集成电路。

在上述方法的一个实施方式中，其中第一可编程接口结构部分可为第一数字IP部分内部的子电路且使用可编程数字集成电路实现。

在前面的说明书中，参照本发明的特定实例和实施方式描述了本发明。然而，显然这里可作出各种修改和变型而不脱离所附的权利要求书中表述的本发明的较宽的范围。

此处论述的连接可为适于从或至各个节点、单元或设备传送信号的任意类型的连接，例如通过中间设备。因此，除非另外表明或指出，连接可例如为直接连接或间接连接。连接可参照为单个连接、多个连接、单向连接或双向连接进行阐释和描述。然而，不同的实施方式可改变连接的实现。例如，可使用分离的单向连接而不是双向连接，反之亦然。此外，多个连接也可取代为串联地或以时分复用的方式传送多信号的单个连接。同样地，携带多个信号的单个连接可划分成携带这些信号的子集的各个不同的连接。因此，存在传送信号的多种选项。

此处描述的每一个信号可设计成正或负逻辑。在负逻辑信号的情形下，信号为低电平有效，其中逻辑真状态对应于逻辑电平0。在正逻辑信号的情形下，信号为高电平有效，其中逻辑真状态对应于逻辑电平1。注意到此处描述的任意信号均可设计成负或正逻辑信号。因此，可替换的实施方式中，描述为正逻辑信号的这些信号可实现为负逻辑信号，且描述为负逻辑信号的那些信号可实现为正逻辑信号。而且，当提及将信号、状态位或类似装置分别翻译成其逻辑真或逻辑假状态时，此处使用术语“断言”或“置位”和“取消”(或“去断言”和“清除”)。如果逻辑真状态为逻辑电平1，则逻辑假状态为逻辑电平0。而如果逻辑真状态为逻辑电平0，则逻辑假状态为逻辑电平1。

本领域技术人员应认识到逻辑块之间的边界仅仅是示意性的，且替换实施方式可合并逻辑块或电路元件或者对各种逻辑块或电路元件进行功能分解。因此，应理解此处描述的结构仅仅是示例性的，并且实际上获得相同功能的许多其它结构也可实施。

获得相同功能的构件的配置被有效地“关联”以便获得期望的功能。因此此处组合成获得特定功能的任意两个构件可看作相互关联以便获得期望的功能。同样地，如此关联的任意两个构件也可看作相互“操作地连接”或“操作地耦合”以获得期望的功能。

而且，本领域技术人员应认识到上述操作之间的边界积仅是示意性的。多个操作可组合成单个操作，单个操作可分散在附加的操作中，且操作可在时间上至少部分交叠地执行。而且，替换实施方式可包括特定操作的多种情形，且在各个其它实施方式中，操作的顺序可改变。

还例如，在一个实施方式中，阐释的实例可实现为位于单个IC上或相同器件中的电路。例如，以单个FPGA或PLD的形式。可替换地，该实例可实现为以适当方式相互之间互连的任意数目的分离ICs或分离的器件。例如，合并FPGA和一个或更多的模拟IP电路的系统级封装。实例或其部分，可实现为物理电路的软件或代码表述或转换成物理电路的逻辑表述，例如以任意适当类型的硬件描述语言。

说明书和附图被看作示意性的而不是限制性的。在权利要求书中，置于括号中的任意附图标记不应解释为限制权利要求。词语“包括”不排除权利要求中列出的元件或步骤之外的其它元件或步骤的存在。而且，此处使用的术语“一(a)”或“一(an)”，被限定为一个或比一个更多。权利要求中例如“至少一个”和“一个或更多的”的引导短语的使用也不应解释为表明通过非限定性术语“一(a)”或“一(an)”的其它权利要求元件的引导将包含这样引导的权利要求元件的任意特定权利要求限定至仅包含一个这样的元件，即使当相同的权利要求包括引导短语“至少一个”和“一个或更多的”和例如“一(a)”或“一(an)”的不定冠词。对于使用定冠词也是一样。除非另外指出，例如“第一”和“第二”的术语用于在这些术语描述的元件之间任意区分。因此，这些术语并非有意表明这些元件的时间或其它优先顺序。在相互不同的权利要求中记载的特定措施的这一事实并不表明这些描施的组合不能有利地使用。

除非另外指出为不相容，或者实施方式的物理特性或其它阻止这一组合，随附权利要求的特性可以任意适当和有益的配置集合在一起。也就是说特性的组合不受随附权利要求的特定形式的限制，特别是从属权利要求的形式，这样的选择在裁决中可由请求规则而不是权利要求上的实际的意图的物理限制来驱动。

Claims (10)

1.一种用于原型设计集成电路的系统，包括至少一个混合信号知识产权(IP)核，所述系统包括：

一个或更多个可再编程逻辑集成电路；和

模拟IP部分，其包括操作地耦合至所述一个或更多个可编程数字集成电路的一个或更个分立模拟集成电路；

其中所述一个或更多个分立模拟集成电路的每一个包括至少一个嵌入式模拟IP块；并且

其中所述一个或更多个可编程数字集成电路包括：

数字IP部分，其包括：

用于控制所述至少一个嵌入式模拟IP块的功能性的数字控制部分；和

用于在所述至少一个嵌入式模拟IP块和所述数字控制部分之间通信的接口结构部分。

2.根据权利要求1所述的系统，其中所述数字控制部分和接口结构部分被布置成在使用中可选择和/或可再编程。

3.根据权利要求1所述的系统，进一步包括：

操作地耦合在所述数字IP部分和模拟IP部分之间的多路复用器；和

控制寄存器；

其中通过所述控制寄存器的使用，所述数字控制部分和接口结构部分是可选择的和/或可再编程的。

4.根据权利要求1所述的系统，其中所述数字控制部分可操作为控制一个或更多个对应的模拟IP部分，而所述接口结构部分可操作为将对应的数字控制部分耦合至对应的模拟IP部分。

5.根据权利要求4所述的系统，其中所述一个或更多个分立模拟集成电路包括在单个外部模拟IC封装中的多个嵌入式模拟IP块，每一个具有在所述外部模拟IC封装上具有不同管脚引出的相关的输入和输出。

6.根据权利要求1所述的系统，其中所述一个或更多个分立模拟集成电路中的每一个包括至少一个嵌入式模拟IP块以及在单个外部模拟IC封装上的相关的输入和输出。

7.根据权利要求1所述的系统，其中所述接口结构部分被配置成在所述数字IP部分和所述一个或更多个模拟IP部分之间运载控制信号和数据信号。

8.根据权利要求1所述的系统，其中所述集成电路为下列中的一种：形成在单个半导体管芯上的片上系统(SoC)集成电路；以及由提供在单个半导体封装中的多个半导体管芯形成的封装内系统(SiP)的一部分。

9.根据权利要求1所述的系统，其中所述一个或更多个可编程数字集成电路中的任一个是可再编程数字逻辑电路，包括场可编程门阵列FPGA和/或可编程逻辑器件PLD。

10.根据权利要求1所述的系统，其中所述数字IP部分由实现在至少两个分立的可编程数字集成电路中的不同集成电路上的两个或更多个子部分形成。

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