KR20040036283A - 집적회로 장치 설계용 네트리스트 작성 방법 - Google Patents

집적회로 장치 설계용 네트리스트 작성 방법 Download PDF

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Abstract

본 발명은 집적회로 장치 설계용 네트리스트 작성 방법에 관한 것으로서, (a) 상기 집적회로 장치의 입출력부에 구비되는 로직소자들을 나열하여 핀 템플릿 파일을 생성하는 단계; (b) 상기 로직소자들에 일련번호를 할당하고 상기 로직소자들의 동작에 필요한 파워 네임을 설정하여 핀 파일을 생성하고, 상기 집적회로 장치의 내부회로를 파워별로 그룹화하여 파워 인폼 템플릿 파일을 생성하는 단계; (c) 상기 핀 파일과 파워 인폼 템플릿 파일을 결합하여 상기 그룹에 구비되는 로직소자별로 별도로 인가되는 파워 정보를 일목 요연하게 정리하여 파워 인폼 파일을 생성하는 단계; (d) 상기 파워 인폼 파일에 기재된 파워 포트들 중 어떤 파워가 인가되는지 정의되지 않은 파워 포트들에 정확한 파워 네임을 설정하여 최종 파워 인폼 파일을 생성하는 단계; 및 (e) 상기 최종 파워 인폼 파일에 집적회로 장치의 코아 관련 정보를 결합하여 최종 네트리스트를 완성하는 단계를 포함함으로써 플래이스와 라우팅 및 래이아웃 검증의 신뢰성이 향상된다.

Description

집적회로 장치 설계용 네트리스트 작성 방법{Method for generating net-list for integrated circuit device design}
본 발명은 집적회로 장치 설계용 네트리스트 작성 방법에 관한 것으로서, 특히 다수개의 파워 소스를 필요로 하는 시스템온칩(System-On-Chip) 설계용 네트리스트 작성 방법에 관한 것이다.
집적회로 장치의 설계 과정은 일반적으로 다음 다섯 단계를 거쳐서 이루어진다.
(1) 시스템 사양 결정
(2) 관련 기능을 수행하는 회로 설계(Schematic design)
(3) 네트리스트 작성
(4) 플래이스와 라우팅(Place and Routing) 및 래이아웃 검증(Layout vs Schematic)
(5) 마스크 작성
이 중에서 본원 발명은 3번째 단계인 네트리스트 작성 방법에 관한 것이다.
네트리스트란 낸드 게이트, 오아 게이트 등과 같은 로직 소자들을 연결하는 네트의 조합이다.
종래의 네트리스트에는 파워 네트에 대한 정의가 전원전압은 VDD로, 접지전압은 VSS로만 구성되어 있으며, 신호 네트처럼 다양하게 구분되어 있지가 않다. 최근에는 아날로그 IP(Important Property)를 비롯한 각종 IP의 사용과 동일 디자인 상에 다양한 파워 소스가 사용되고 있음에도 불구하고 다양한 파워의 분리 공급을 위한 피지컬 디자인(Physical Design) 및 이의 검증이 용이하게 이루어지지 않고 있다. 기존에는 적용된 IP에 대한 파워 분리를 보장받기 위하여 사용된 네트리스트, 서브서킷(subcircuit) 및 프라이머리 핀(primary pin)에 대한 특정 네임(edtext name) 등을 수작업으로 추가하고 있다. 이런 경우에도 복잡한 디지털 로직 간의 분리는 불가능하다.
이로 인하여 과제 검증을 위한 시간이 증대되고, 분리 검증을 시도하기 위하여 필요한 DB(Database)를 수작업으로 수정하는 과정에서 집적회로 장치의 특성이 저하되는 문제점을 안고 있다. 상기 검증에 적용된 방식은 분리하고자하는 IP에 공급되는 파워 네임을 신규로 생성하여 글로벌하게 공통으로 적용하는 것이다.
본 발명의 목적은 상기 문제점을 해결하기 위한 것으로서, 각 로직 소자별로 별도의 파워가 인가되도록 다수개의 파워 소스들이 설정된 집적회로 장치 설계용 네트리스트 작성 방법을 제공하는데 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명에 따른 집적회로 장치 설계용 네트리스트 작성 방법을 설명하기 위한 집적회로 장치의 블록도이다.
도 2는 본 발명에 따른 집적회로 장치 설계용 네트리스트 작성 방법을 도시한 흐름도이다.
상기 기술적 과제를 이루기 위하여 본 발명은,
집적회로 장치를 설계하기 위한 네트리스트를 작성하는 방법에 있어서, (a) 상기 집적회로 장치의 입출력부에 구비되는 로직소자들을 나열하여 핀 템플릿 파일을 생성하는 단계; (b) 상기 로직소자들에 일련번호를 할당하고 상기 로직소자들의 동작에 필요한 파워 네임을 설정하여 핀 파일을 생성하고, 상기 집적회로 장치의 내부회로를 파워별로 그룹화하여 파워 인폼 템플릿 파일을 생성하는 단계; (c) 상기 핀 파일과 파워 인폼 템플릿 파일을 결합하여 상기 그룹에 구비되는 로직소자별로 별도로 인가되는 파워 정보를 일목 요연하게 정리하여 파워 인폼 파일을 생성하는 단계; (d) 상기 파워 인폼 파일에 기재된 파워 포트들 중 어떤 파워가 인가되는지 정의되지 않은 파워 포트들에 정확한 파워 네임을 설정하여 최종 파워 인폼 파일을 생성하는 단계; 및 (e) 상기 최종 파워 인폼 파일에 집적회로 장치의 코아 관련 정보를 결합하여 최종 네트리스트를 완성하는 단계를 포함하는 집적회로 장치 설계용 네트리스트 작성 방법을 제공한다.
상기 기술적 과제를 이루기 위하여 본 발명은 또한,
집적회로 장치를 설계하기 위한 네트리스트를 작성하는 방법에 있어서, (a) 파워가 포함되지 않은 초기 네트리스트를 생성하는 단계; (b) 상기 초기 네트리스트를 변환 프로그램을 이용하여 상기 집적회로 장치의 입출력부에 구비되는 로직소자들이 나열된 핀 템플릿 파일로 변환하는 단계; (c) 상기 핀 템플릿 파일을 편집하여 상기 로직소자들에 일련번호를 할당하고 상기 로직소자들의 동작에 필요한 파워 네임을 설정하여 핀 파일을 생성하고, 상기 집적회로 장치의 내부회로를 파워별로 그룹화하여 파워 인폼 템플릿 파일을 생성하는 단계; (d) 상기 변환 프로그램을 이용하여 상기 핀 파일과 파워 인폼 템플릿 파일로부터 상기 그룹에 구비되는 로직소자별로 별도로 인가되는 파워 정보가 일목 요연하게 정리된 파워 인폼 파일을 생성하는 단계; (e) 상기 파워 인폼 파일을 편집하여 상기 파워 인폼 파일에 구비되는 파워 포트들 중 어떤 파워가 인가되는지 정의되지 않은 파워 포트들에 정확한 파워 네임을 설정하여 최종 파워 인폼 파일을 생성하는 단계; 및 (f) 상기 변환 프로그램을 이용하여 상기 최종 파워 인폼 파일에 상기 집적회로 장치의 코아 관련 정보가 포함된 최종 네트리스트를 생성하는 단계를 포함하는 집적회로 장치 설계용 네트리스트 작성 방법을 제공한다.
상기 본 발명에 의하여 플래이스와 라우팅 제작 및 래이아웃 검증의 신뢰성이 향상된다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명에 따른 집적회로 장치 설계용 네트리스트 작성 방법을 설명하기 위한 집적회로 장치의 블록도이다. 도 1을 참조하면, 집적회로 장치(101)의 내부회로는 입출력부(111)와 코아부(121)로 구분된다.
도 2는 본 발명에 따른 집적회로 장치 설계용 네트리스트 작성 방법을 도시한 흐름도이다. 도 2를 참조하면, 네트리스트 작성 방법은 제1 내지 제6 단계를 포함한다. 도 1을 참조하여 도 2에 도시된 네트리스트 작성 방법을 설명하기로 한다.
제1 단계(211)는 파워가 포함되지 않은 초기 네트리스트를 생성하는 단계이다. 상기 초기 네트리스트는 집적회로 장치(101), 예컨대 ASIC(Application Specific Integrated Circuit) 제품의 설계를 의뢰하는 주문자가 작성하는 경우도 있다.
제2 단계(221)는 상기 초기 네트리스트를 변환 프로그램, 예컨대 큐빅웨어(Cubicware)를 이용하여 집적회로 장치(101)의 입출력부(111)에 구비되는 로직소자들이 나열된 핀 템플릿 파일로 변환하는 단계이다. 제2 단계(211)는 큐빅웨어가 설치된 시스템에서 진행된다. 상기 핀 템플릿 파일의 일 예가 아래 표 1에 도시되어있다. 표 1을 참조하면, 로직소자(vdd3i) 내에 다른 이름의 인스턴스들(vdd01,vdd02)이 있고, 이들(vdd01,vdd02)의 파워 네임(VDD3I)은 동일하다.
pin_num pin_name pin_type instance_name cell_name* ALE I pad01 pic* VDD3I P vdd01 vdd3i* VDD3I P vdd02 vdd3i* VSST G vss01 vsst...
제3 단계(231)는 상기 핀 템플릿 파일을 편집하여 상기 로직소자들에 일련번호를 할당하고 상기 로직소자들의 동작에 필요한 파워 네임을 설정하여 핀 파일을 생성하고, 집적회로 장치(101)의 내부회로를 파워별로 그룹화하여 파워 인폼 템플릿 파일을 생성하는 단계이다. 상기 핀 파일과 파워 인폼 템플릿 파일의 일 예들이 표 2와 표 3에 각각 도시되어있다.
pin_num pin_name pin_type instance_name cell_name11 ALE I pad01 pic12 VDD3IA P vdd01 vdd3i13 VDD3IB P vdd02 vdd3i14 VSST G vss01 vsst..,
표 2를 참조하면, 각각의 로직소자들에 핀 넘버가 기재되고, 인스턴스들(vdd01,vdd02)의 파워 네임들(VDD3IA,VDD3IB)은 각각 다르게 설정된다. 파워 네임들(VDD3IA,VDD3IB)은 집적회로 장치(101)의 설계자가 설정한다.
[표 3]
# power information template filegroup analog_block {vdd01 ; anal_01 ; vss01 ;}group digital_vlock {core ; vdd02 ; vss01 ;}
표 3을 참조하면, 파워 그룹들(analog_group, digital_group)은 각각 파워를 공급하는 파워 패드들(vdd01/vss01, vdd02/vss01)이 각각 1개 이상 기입된다.
제4 단계(241)는 상기 변환 프로그램을 이용하여 상기 핀 파일과 파워 인폼 템플릿 파일로부터 상기 파워 그룹에 구비되는 로직소자별로 별도로 인가되는 파워 정보가 일목 요연하게 정리된 파워 인폼 파일을 생성하는 단계이다. 즉, 파워 인폼 템플릿 파일을 큐빅웨어가 읽어서 포트 네임과 예상 가능한 파워 네임을 표기해준다. 상기 파워 인폼 파일의 일 예가 표 4에 도시되어있다. 표 4를 참조하면, 파워 그룹들(analog_block, digital_block) 내부의 파워들은 핀 파일에 정의된 파워 네임이 기입된다. 또한, 상기 파워 인폼 파일에 구비되는 파워 포트들 중 어떤 파워가 인가되는지 정의되지 않은 파워 포트들은 물음표로 남겨놓아 설계자가 정확한 파워 네임을 설정하도록 한다.
// power information file generated by Cubicware// power planning info... (for documentation)// power_groups(2) : analog_block, digital_block// analog_block (3) : vdd01(vdd3i), anal_01(PLL), vss01(vsst)// digital_block (3) : vdd02(vdd3i), core(ARM7T), vss01(vsst)group analog_block/*used power net */VDD31A VDD3O VDD3I VSST{vdd01 VDD3I=VDD3IA ; // cell name:vdd3ivss01 VSST ; cell_name:vsstanal_01 VPAD1=? VPAD2=? GND=?; // cell_name:PLL}group digital_block/*used power net */VDD31B VDD3O VDD3I VSST{vdd01 VDD3I=VDD3IB ; //cell_name:vdd3vss01 VSST=VSST ; // cell_name:vsstcore VPAD=? GPAD=?; // cell_name:ARM7T
제5 단계(251)는 상기 파워 인폼 파일을 편집하여 상기 파워 인폼 파일에 구비되는 파워 포트들 중 어떤 파워가 인가되는지 정의되지 않은 파워 포트들에 정확한 파워 네임을 설정하여 최종 파워 인폼 파일을 생성하는 단계이다. 상기 최종 파워 인폼 파일의 일 예가 표 5에 도시되어있다.
// power information file generated by Cubicware// power planning info... (for documenatation)// power_groups(2) : analog_block, digital_block// analog_block (3) : vdd01(vdd3i), anal_01(PLL), vss01(vsst)// digital_block (3) : vdd02(vdd3i), core(ARM7T), vss01(vsst)group analog_block/*used power net */VDD31A VDD3O VDD3I VSST{vdd01 VDD3I=VDD3IA ; // cell name:vdd3ivss01 VSST ; cell_name:vsstanal_01 VPAD1=VDD3IA VPAD2=VDD3IA GND=VSST; // cell_name:PLL}group digital_block/*used power net */VDD31B VDD3O VDD3I VSST{vdd01 VDD3I=VDD3IB ; //cell_name:vdd3vss01 VSST=VSST ; // cell_name:vsstcore VPAD=VDD3IB GPAD=VSST; // cell_name:ARM7T
제6 단계(261)는 상기 변환 프로그램을 이용하여 상기 최종 파워 인폼 파일에 집적회로 장치(101)의 코아부(121) 관련 정보가 포함된 최종 네트리스트를 생성하는 단계이다. 완성된 최종 네트리스트의 일 예가 표 6에 도시되어있다.
상술한 바와 같이 집적회로 장치(101)의 설계를 위한 최종 네트리스트에는 다수개의 파워들이 로직소자별로 설정되어 있다.
도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따라 각 로직 소자별로 별도의 파워가 인가되도록 다수개의 파워 소스들이 네트리스트에 추가됨으로써 다음과 같은 효과가 있다.
첫째, 플래이스와 라우팅 및 래이아웃 검증의 신뢰성이 향상된다.
둘째, 집적회로 장치(101)에서 파워 분리 적용이 필요한 블록에 대한 래이아웃 검증이 정확하게 이루어진다.
셋째, 래이아웃 검증시 발생되는 집적회로 장치(101)의 불량률이 감소된다.

Claims (4)

  1. 집적회로 장치를 설계하기 위한 네트리스트를 작성하는 방법에 있어서,
    (a) 상기 집적회로 장치의 입출력부에 구비되는 로직소자들을 나열하여 핀 템플릿 파일을 생성하는 단계;
    (b) 상기 로직소자들에 일련번호를 할당하고 상기 로직소자들의 동작에 필요한 파워 네임을 설정하여 핀 파일을 생성하고, 상기 집적회로 장치의 내부회로를 파워별로 그룹화하여 파워 인폼 템플릿 파일을 생성하는 단계;
    (c) 상기 핀 파일과 파워 인폼 템플릿 파일을 결합하여 상기 그룹에 구비되는 로직소자별로 별도로 인가되는 파워 정보를 일목 요연하게 정리하여 파워 인폼 파일을 생성하는 단계;
    (d) 상기 파워 인폼 파일에 기재된 파워 포트들 중 어떤 파워가 인가되는지 정의되지 않은 파워 포트들에 정확한 파워 네임을 설정하여 최종 파워 인폼 파일을 생성하는 단계; 및
    (e) 상기 최종 파워 인폼 파일에 집적회로 장치의 코아 관련 정보를 결합하여 최종 네트리스트를 완성하는 단계를 포함하는 것을 특징으로 하는 집적회로 장치 설계용 네트리스트 작성 방법.
  2. 집적회로 장치를 설계하기 위한 네트리스트를 작성하는 방법에 있어서,
    (a) 파워가 포함되지 않은 초기 네트리스트를 생성하는 단계;
    (b) 상기 초기 네트리스트를 변환 프로그램을 이용하여 상기 집적회로 장치의 입출력부에 구비되는 로직소자들이 나열된 핀 템플릿 파일로 변환하는 단계;
    (c) 상기 핀 템플릿 파일을 편집하여 상기 로직소자들에 일련번호를 할당하고 상기 로직소자들의 동작에 필요한 파워 네임을 설정하여 핀 파일을 생성하고, 상기 집적회로 장치의 내부회로를 파워별로 그룹화하여 파워 인폼 템플릿 파일을 생성하는 단계;
    (d) 상기 변환 프로그램을 이용하여 상기 핀 파일과 파워 인폼 템플릿 파일로부터 상기 그룹에 구비되는 로직소자별로 별도로 인가되는 파워 정보가 일목 요연하게 정리된 파워 인폼 파일을 생성하는 단계;
    (e) 상기 파워 인폼 파일을 편집하여 상기 파워 인폼 파일에 구비되는 파워 포트들 중 어떤 파워가 인가되는지 정의되지 않은 파워 포트들에 정확한 파워 네임을 설정하여 최종 파워 인폼 파일을 생성하는 단계; 및
    (f) 상기 변환 프로그램을 이용하여 상기 최종 파워 인폼 파일에 상기 집적회로 장치의 코아 관련 정보가 포함된 최종 네트리스트를 생성하는 단계를 포함하는 것을 특징으로 하는 집적회로 장치 설계용 네트리스트 작성 방법.
  3. 제2 항에 있어서, 상기 변환 프로그램은 큐빅웨어인 것을 특징으로 하는 집적회로 장치 설계용 네트리스트 작성 방법.
  4. 제2 항에 있어서, 상기 초기 네트리스트는 상기 집적회로 장치의 설계를 의뢰하는 주문자가 작성하는 것을 특징으로 하는 집적회로 장치 설계용 네트리스트 작성 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR200454229Y1 (ko) * 2009-04-03 2011-06-23 이종택 광고용 인쇄물 거치대

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8001537B1 (en) * 2005-12-05 2011-08-16 Altera Corporation Method and apparatus for compiling programmable logic device configurations
US7610571B2 (en) * 2006-04-14 2009-10-27 Cadence Design Systems, Inc. Method and system for simulating state retention of an RTL design
US7739629B2 (en) 2006-04-14 2010-06-15 Cadence Design Systems, Inc. Method and mechanism for implementing electronic designs having power information specifications background
KR100895260B1 (ko) 2007-02-27 2009-04-29 포항공과대학교 산학협력단 회로 모델 축소 해석 방법
US7609514B2 (en) * 2007-04-11 2009-10-27 Hewlett-Packard Development Company, L.P. Electronic device locking system
KR100907430B1 (ko) 2009-03-23 2009-07-14 포항공과대학교 산학협력단 회로 모델 축소 해석 방법
TWI510944B (zh) * 2013-09-24 2015-12-01 Wistron Corp 線路圖產生方法以及使用該方法的裝置
KR102597328B1 (ko) 2023-01-25 2023-11-02 주식회사 마키나락스 반도체 소자의 배치를 평가하기 위해 2중 클러스터링을 수행하는 방법

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03282781A (ja) * 1990-03-30 1991-12-12 Nec Corp 自動レイアウトシステム
JP3052519B2 (ja) * 1992-01-14 2000-06-12 日本電気株式会社 集積回路の電源配線設計方法
US5349542A (en) * 1992-04-02 1994-09-20 Vlsi Technology, Inc. Method for sizing widths of power busses in integrated circuits
JPH06260557A (ja) * 1993-03-09 1994-09-16 Mitsubishi Electric Corp 半導体設計支援装置
US5483461A (en) * 1993-06-10 1996-01-09 Arcsys, Inc. Routing algorithm method for standard-cell and gate-array integrated circuit design
JPH09204452A (ja) * 1996-01-25 1997-08-05 Mitsubishi Electric Corp 消費電力解析装置、ネットリスト生成／変換装置及びネットリスト変換装置
US5808900A (en) * 1996-04-30 1998-09-15 Lsi Logic Corporation Memory having direct strap connection to power supply
US6249901B1 (en) * 1996-12-13 2001-06-19 Legend Design Technology, Inc. Memory characterization system
US6910200B1 (en) * 1997-01-27 2005-06-21 Unisys Corporation Method and apparatus for associating selected circuit instances and for performing a group operation thereon
US6360353B1 (en) * 1998-02-21 2002-03-19 Adaptec, Inc. Automated alternating current characterization testing
US6327556B1 (en) * 1998-02-21 2001-12-04 Adaptec, Inc. AT-speed computer model testing methods
US6083271A (en) * 1998-05-05 2000-07-04 Lsi Logic Corporation Method and apparatus for specifying multiple power domains in electronic circuit designs
US6499129B1 (en) * 1998-07-22 2002-12-24 Circuit Semantics, Inc. Method of estimating performance of integrated circuit designs
JP3476688B2 (ja) * 1998-10-09 2003-12-10 旭化成マイクロシステム株式会社 ネットリスト生成方法及びネットリスト生成装置
US6675139B1 (en) * 1999-03-16 2004-01-06 Lsi Logic Corporation Floor plan-based power bus analysis and design tool for integrated circuits
US6832182B1 (en) * 1999-04-08 2004-12-14 Transim Technology Corporation Circuit simulator
US6675362B1 (en) * 2000-06-12 2004-01-06 Agilent Technologies, Inc. Method and apparatus for managing circuit tests
US6574788B1 (en) * 2000-11-13 2003-06-03 Reshape, Inc. Method and system for automatically generating low level program commands as dependency graphs from high level physical design stages
US6557153B1 (en) * 2000-11-15 2003-04-29 Reshape, Inc. Method and system for implementing a user interface for performing physical design operations on an integrated circuit netlist
JP2002190572A (ja) * 2000-12-20 2002-07-05 Fujitsu Ltd 半導体装置、レイアウトデータ設計装置、及び記録媒体
US7503021B2 (en) * 2002-12-17 2009-03-10 International Business Machines Corporation Integrated circuit diagnosing method, system, and program product
US7103862B2 (en) * 2004-03-23 2006-09-05 Taiwan Semiconductor Manufacturing Company Method to design and verify an integrated circuit device with multiple power domains

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR200454229Y1 (ko) * 2009-04-03 2011-06-23 이종택 광고용 인쇄물 거치대

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