JP2003218687A5 - - Google Patents

Claims (20)

1. 第１回路と、前記第１回路よりも高耐圧の第２回路とを有し、双方の回路の動作電圧を等しくし又は相違させることが可能であって、
   前記第２回路はその動作電圧に応じて前記第１回路の出力をレベル変換可能な複数のレベル変換回路と、前記レベル変換回路の出力を受ける複数の外部出力バッファと、所定のレベル変換回路の入力を所定の外部出力バッファの入力へバイパスさせるバイパス経路と、前記所定の外部出力バッファの入力に対する前記所定のレベル変換回路又はバイパス経路の接続を選択する選択回路と、を有して成るものであることを特徴とする半導体集積回路。
2. 前記レベル変換回路は相互にレベル変換範囲の相違する複数のレベル変換回路から成るものであることを特徴とする請求項１記載の半導体集積回路。
3. 第１外部端子からの入力電圧を降圧する内部電源降圧回路を有し、
   前記第２回路は第１外部端子に供給される入力電圧を動作電圧とし、
   前記第１回路は前記内部電源降圧回路の降圧出力電圧又は第２外部端子からの入力電圧を動作電源とするものであることを特徴とする請求項１又は２記載の半導体集積回路。
4. 第１回路及び第２回路の動作電圧を相違させるとき第１端子に外部電源電圧が接続され、第２端子に安定化容量素子が接続され、
   第１回路及び第２回路の動作電圧を等しくするとき第１端子及び第２端子に同じ外部電源電圧が接続されることを特徴とする請求項３記載の半導体集積回路。
5. 前記第１回路は前記選択回路の選択制御情報を保持するレジスタ手段を有して成るものであることを特徴とする請求項１又は２記載の半導体集積回路。
6. 前記第１回路はクロック信号に同期して前記所定の外部出力バッファの出力データを保持する出力ラッチ回路と、前記出力ラッチ回路にラッチするデータを処理するデータ処理回路とを有して成るものであることを特徴とする請求項１又は２記載の半導体集積回路。
7. 前記出力ラッチ回路は所定のＩＯポートに含まれるものであることを特徴とする請求項６記載の半導体集積回路。
8. 前記出力ラッチ回路は前記所定の外部出力バッファに隣接されるものであることを特徴とする請求項６記載の半導体集積回路。
9. 前記クロック信号は、外部から前記出力ラッチ回路及び前記データ処理回路に並列に供給されることを特徴とする請求項６記載の半導体集積回路。
10. 前記データ処理回路はホストインタフェース制御回路であることを特徴とする請求項６記載の半導体集積回路。
11. 前記ホストインタフェース制御回路及び出力ラッチ回路は所定のスピードの前記クロック信号に同期動作することを特徴とする請求項１０記載の半導体集積回路。
12. 第１回路と、
    前記第１回路よりも高耐圧である第２回路とを有し、
    前記第１回路は前記第２回路の動作電圧と等しくしまたは相違させることが可能であり、
    前記第２回路は、
    前記第２回路の動作電圧に応じて前記第１回路の出力信号をレベル変換可能なレベルシフト回路と、
    外部バッファと、
    前記出力信号を出力させるために、前記外部出力バッファに接続された前記第１回路に接続される第１信号経路と、
    前記出力信号を出力させるために、前記レベル変換回路を介して外部出力バッファに接続された前記第１回路に接続される第２信号経路とを有する半導体集積回路において、
    前記第２信号経路を選択する間、前記第１信号経路を非選択とし、
    前記第２回路に対し第１回路に供給する動作電圧よりも高い動作電圧を与えるバーンインテスト方法を行うことを特徴とする半導体集積回路
13. 前記第１信号経路又は、前記第１回路の出力信号のための前記第２信号経路を選択可能で、前記バーンインテスト方法を行っている間、前記第２信号経路を選択する選択回路を有することを特徴とする請求項１２記載の半導体集積回路。
14. 外部出力バッファと、前記外部出力バッファから出力すべきデータを外部クロック信号に同期してラッチするラッチ回路と、前記ラッチ回路にラッチすべきデータの処理回路とを有し、
    前記ラッチ回路と前記処理回路は前記外部クロック信号を受けるクロックバッファの出力を共通に入力して成るものであることを特徴とする半導体集積回路。
15. 前記ラッチ回路は前記外部出力バッファの近傍に配置されて成るものであることを特徴とする請求項１４記載の半導体集積回路。
16. 前記外部出力バッファから出力すべきデータを内部クロック信号に同期してラッチ可能なＩＯポートを有し、選択的に前記ＩＯポートの動作と前記ラッチ回路の動作が切り換え可能にされて成るものであることを特徴とする請求項１４又は１５記載の半導体集積回路。
17. 中央処理装置と、
    基準クロック信号を受けて上記中央処理装置に供給されるべき動作クロックを発生するクロック発生回路と、
    前記中央処理装置に結合される内部バスと、
    前記内部バスに結合され、複数の出力バッファ、前記複数の出力バッファから出力すべきデータを外部クロック信号に同期してラッチする複数のラッチ回路、及び前記複数のラッチ回路にラッチされるべきデータを処理する処理回路を有するホストインタフェースモジュールと、
    前記外部クロック信号を外部から供給される外部端子と、を有し、
    前記複数のラッチ回路は前記複数の出力バッファの近傍にそれぞれ配置され、
    前記外部端子に供給された前記外部クロック信号は、前記複数のラッチ回路に共通に入力されることを特徴とする半導体集積回路。
18. 前記ホストインタフェースモジュールは、ＬＰＣ（Low Pin Count）バスインタフェース用ホストインタフェースモジュールであることを特徴とする請求項１７記載の半導体集積回路。
19. 前記複数の出力バッファから出力すべきデータを前記クロック発生回路から出力される内部クロック信号に同期してラッチ可能なＩＯポートを有し、選択的に前記ＩＯポートの動作と前記ラッチ回路の動作が切り換え可能にされて成るものであることを特徴とする請求項１８記載の半導体集積回路。
20. さらに、前記内部バスに結合され、外部から供給されたアナログ信号をデジタル信号へ変換するＡＤ変換回路を有し、
    前記前記ホストインタフェースモジュールは、前記ＡＤ変換回路によって変換された前記デジタル信号を前記半導体集積回路に結合されるべきホストプロセッサへ供給することを特徴とする請求項１８記載の半導体集積回路。