CN1763555B - 半导体集成电路 - Google Patents

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Abstract

具备输入缓冲电路用的测试电路的传统的半导体集成电路中，必须逐个选择输入缓冲电路进行测试，因此，在进行多个输入缓冲电路的测试时，可能会增加其测试时间。因而，本发明的半导体集成电路所具备的测试电路中设有：在输入的多个第一信号全部为第一逻辑状态时和其它状态时，输出不同逻辑状态的信号的第一多输入逻辑电路，以及在输入的多个第一信号全部为与第一逻辑状态不同的第二逻辑状态时和其它状态时，输出不同逻辑状态的信号的第二多输入逻辑电路。

Description

半导体集成电路
技术领域
本发明涉及半导体集成电路，特别是涉及具备进行多个输入缓冲电路的电气特性测试的测试电路的半导体集成电路。
背景技术
众所周知，以往作为具备输入缓冲电路用的测试电路的半导体集成电路，有利用多路调制器(multiplexer)选择由输入缓冲电路输出的信号，然后向直接输出端子输出并测定选择的输入缓冲电路的电气特性的结构。(例如，参照日本专利文献特开平5-126908号公报)。
发明内容
但是，在日本专利文献特开平5-126908号公报中公开的技术中，必须逐个选择输入缓冲电路后进行测试，因此在进行多个输入缓冲电路的测试时，可能增加测试时间。
为了解决上述课题，本发明的半导体集成电路中设有：具备第一多输入逻辑电路和第二多输入逻辑电路的测试电路，该第一多输入逻辑电路，在输入的多个第一信号全部为第一逻辑状态时和其它状态时，输出不同逻辑状态的信号；该第二多输入逻辑电路，在输入的多个第一信号全部为与第一逻辑状态不同的第二逻辑状态时和其它状态时，输出不同逻辑状态的信号。
依据本发明，可在不增加测试时间的情况下进行多个输入缓冲电路的电气特性测试。
附图说明
图1是说明本发明实施例1的半导体集成电路的示图。
图2是说明本发明实施例1的半导体集成电路的动作的真值图。
图3是说明本发明实施例1的半导体集成电路的动作的真值图。
图4是说明本发明实施例2的半导体集成电路的示图。
图5是说明本发明实施例3的半导体集成电路的示图。
(符号说明)
100输入端子、200输入缓冲电路、300内部逻辑电路、400输出端子、500测试电路、510第一多输入逻辑电路、520第二多输入逻辑电路、530选择电路、540第一寄存器、550第二寄存器。
具体实施方式
以下，参照附图就本发明的实施例进行说明。还有，在全部图面中同样的结构采用同样的符号。
实施例1
图1是本发明实施例1的半导体集成电路的示图。
本发明的半导体集成电路设有多个分别供给输入信号的输入端子100。
而且，本发明中，设有分别输出与供给输入端子100的输入信号对应的信号的多个输入缓冲电路200，且设有被输入由输入缓冲电路200输出的多个信号的内部逻辑电路300。
输入缓冲电路200上被供给驱动内部逻辑电路300的内部电源电位和接地电位，按照供给输入端子100的输入信号，向内部逻辑电路300输出H电平或L电平的信号。
内部逻辑电路300具有预定功能，按照输入缓冲电路200输出的各输出信号向多个输出端子400输出预定输出信号。
另外，本发明中设有被输入由输入缓冲电路200输出的多个信号的测试电路500。
测试电路500将与输入缓冲电路200输出的多个信号对应的输出信号输出给输出端子400。
本发明中，测试电路500设有第一多输入逻辑电路510和第二多输入逻辑电路520，该第一多输入逻辑电路510在输入的多个信号全部为第一逻辑状态时和其它状态时输出不同逻辑状态的信号；所述第二多输入逻辑电路520在输入的多个信号全部为与所述第一逻辑状态不同的第二逻辑状态时和其它状态时，输出不同逻辑状态的信号。
输入缓冲电路200输出的多个信号分别输入第一多输入逻辑电路510和第二多输入逻辑电路520，各多输入逻辑电路的输出信号向输出端子400输出。
本发明中，第一多输入逻辑电路510由AND逻辑电路构成，如图2的真值表所示，在输入信号的逻辑状态不全部为H电平时，即，至少含一个L电平的输入信号时，输出L电平的信号，而输入信号的逻辑状态全部为H电平时，输出H电平的信号。
还有，第二多输入逻辑电路520由NOR逻辑电路构成，如图3的真值表所示，当输入信号的逻辑状态不全部为L电平时，即，至少含一个H电平的输入信号时，输出L电平的信号，而输入信号的逻辑状态全部为L电平时，输出H电平的信号。
接着，就本发明的半导体集成电路的测试动作进行说明。
输入端子100上被供给用以测试输入缓冲电路200的电气特性的测试信号。
本发明中，为了测试输入缓冲电路200在预定电位下是否正常动作，例如，进行H电平侧的测试时将预定电压(VIH)、进行L电平侧的测试时将预定电位(VIL)，分别供给输入缓冲电路200。
接着，举例说明测试电路500的动作，即，供给VIH时由输入缓冲电路200输出H电平的信号，而供给VIL时由输入缓冲电路200输出L电平的信号的情况。
当VIH输入到输入端子100时，且输入缓冲电路200全部正常动作时，输入缓冲电路200的输出信号全部成为“H”电平，且第一多输入电路510的输出成为“H”。
另外，若输入缓冲电路200中至少有一个不良，则输入缓冲电路200的输出信号不全部成为“H”电平，第一多输入电路510的输出成为“L”。
从而，通过测定第一多输入电路510的输出，可进行输入缓冲电路200的H电平侧的动作测试。
还有，当VIL输入到输入端子100时，且输入缓冲电路200全部正常动作时，输入缓冲电路200的输出信号全部成为L电平，第二多输入电路520的输出成为H。
另外，若输入缓冲电路200中至少有一个不良，则输入缓冲电路200的输出信号不全部成为L电平，第二多输入电路520的输出成为L电平。
因而，通过测定第二多输入电路520的输出，可进行输入缓冲电路200的L电平侧的动作测试。
如此，本发明中，可进行多个输入缓冲电路200的电气特性测试，特别是可一并进行输入缓冲电路200的H电平侧的动作测试和L电平侧的动作测试，可显著减少测试时间。
并且，供给VIH时由输入缓冲电路200输出L电平的信号，而供给VIL时由输入缓冲电路200输出H电平的信号时，通过测定第一多输入电路510的输出，进行输入缓冲电路200的L电平侧的动作测试，且通过测定第二多输入电路520的输出，进行输入缓冲电路200的H电平侧的动作测试。
实施例2
图2是本发明实施例2的半导体集成电路的示图。
本发明实施例2的半导体集成电路，如图2所示，测试电路500设有选择电路530，它被输入第一多输入逻辑电路510和第二多输入逻辑电路520的输出信号，选择输出第一多输入逻辑电路510的输出信号或第二多输入逻辑电路520的输出信号。
选择电路530上由外部供给控制信号Sel，根据该控制信号Sel，第一多输入逻辑电路510的输出信号或第二多输入逻辑电路520的输出信号向输出端子400输出。
就是说，用选择电路530，在进行输入缓冲电路200的H电平侧的动作测试时和进行L电平侧的动作测试时，切换输出到输出端子400上的信号。
因而，利用同一输出端子400，可进行H电平侧的动作测试和L电平侧的动作测试。
这样，在实施例2的本发明中，可减少测定用的输出端子400的个数，即使在输出端子的数量上没有富余时也可实现本发明。
实施例3
图5是本发明实施例3的半导体集成电路的示图。
本发明实施例3的半导体集成电路，如图5所示，测试电路500设有：被输入第一多输入逻辑电路510的输出信号的第一寄存器540；以及被输入第二多输入逻辑电路520的输出信号的第二寄存器550。
依据该结构，分别对多个电平进行输入缓冲电路200的H电平侧和L电平侧的动作测试时，用寄存器540和寄存器550，可将对应的各多输入逻辑电路的多个输出信号分别作为数据输出到输出端子400，仅通过测定该数据，能够进行对多个电平的动作测试。
就是说，在实施例3的本发明中，不会显著增大测试时间，可对多个电平进行输入缓冲电路200的H电平侧和L电平侧的动作测试。

Claims (4)

1.一种半导体集成电路，其特征在于设有：
分别供给输入信号的多个输入端子，
按照供给所述输入端子的所述输入信号分别输出第一信号的多个缓冲电路，
其中被输入由所述缓冲电路输出的多个所述第一信号的内部逻辑电路，以及
其中被输入由所述缓冲电路输出的多个所述第一信号的测试电路；
所述测试电路中设有，
第一多输入逻辑电路，当输入的多个所述第一信号的逻辑状态不全部为H电平时，输出L电平的信号，而当输入的多个所述第一信号的逻辑状态全部为H电平时，输出H电平的信号，以及
第二多输入逻辑电路，当输入的多个所述第一信号的逻辑状态不全部为L电平时，输出L电平的信号，而当输入的多个所述第一信号的逻辑状态全部为L电平时，输出H电平的信号。
2.如权利要求1所述的半导体集成电路，其特征在于：所述第一多输入逻辑电路由AND逻辑电路构成，所述第二多输入逻辑电路由NOR逻辑电路构成。
3.如权利要求1所述的半导体集成电路，其特征在于：所述测试电路中设有选择器，该选择器被输入所述第一多输入逻辑电路和所述第二多输入逻辑电路的所述输出信号，且选择输出该第一多输入逻辑电路的该输出信号和该第二多输入逻辑电路的该输出信号之一。
4.如权利要求1所述的半导体集成电路，其特征在于：所述测试电路中设有被输入所述第一多输入逻辑电路的所述输出信号的第一寄存器和被输入所述第二多输入逻辑电路的所述输出信号的第二寄存器。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7616509B2 (en) * 2007-07-13 2009-11-10 Freescale Semiconductor, Inc. Dynamic voltage adjustment for memory
CN101998442A (zh) * 2009-08-10 2011-03-30 北京三星通信技术研究有限公司 一种远程接入方法和系统

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1224219A (zh) * 1998-01-19 1999-07-28 日本电气株式会社 用于半导体集成电路的输入缓冲电路
CN1474510A (zh) * 2002-08-09 2004-02-11 ������������ʽ���� 半导体集成电路

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6138576A (ja) * 1984-07-31 1986-02-24 Nec Corp 半導体集積回路
JPH0512900A (ja) * 1991-06-28 1993-01-22 Nec Corp テスト機能を有する半導体記憶装置及びそのテスト方法
JP2723698B2 (ja) * 1991-06-29 1998-03-09 日本電気アイシーマイコンシステム株式会社 半導体集積回路のテスト回路
JPH0535521A (ja) * 1991-07-26 1993-02-12 Nec Ic Microcomput Syst Ltd 入力回路
JPH05126908A (ja) * 1991-11-07 1993-05-25 Mitsubishi Electric Corp テスト回路装置
JP2000121686A (ja) * 1998-10-13 2000-04-28 Mitsubishi Electric Corp 閾値テスト回路

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1224219A (zh) * 1998-01-19 1999-07-28 日本电气株式会社 用于半导体集成电路的输入缓冲电路
CN1474510A (zh) * 2002-08-09 2004-02-11 ������������ʽ���� 半导体集成电路

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
JP特开平10-170604A 1998.06.26
JP特开平5-66247A 1993.03.19

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