CN105187052A - 一种可编程小数分频电路 - Google Patents

Abstract

本发明实施例公开了一种可编程小数分频电路，涉及集成电路技术领域，解决了现有技术中小数分频电路算法复杂，占用芯片面积和功耗比较大的缺陷。本发明的可编程小数分频电路包括计数器、选择信号产生模块、8个上升沿比较模块、8个下降沿比较模块、8个上升沿相移模块、8个下降沿相移模块和分频时钟输出模块，具体是根据分频参数M和N的取值和8个同频异相的输入时钟得到分频时钟的一个时钟单元中的8个上升沿和8个下降沿，然后对得到的8个上升沿和8个下降沿进行逻辑运算，得到对基本时钟clk_0进行分频后的分频时钟clk_out，其中，所述8个同频异相的输入时钟分别为clk_0～clk_7，其中，clk_0即为待处理的基本时钟，相邻输入时钟之间的相位差为1/16个基本时钟。

Description

一种可编程小数分频电路

技术领域

本发明涉及集成电路技术领域，尤其涉及一种可编程小数分频电路。

背景技术

在数字逻辑电路设计中，分频器是一种基本电路，其用来对某个给定频率进行分频，以得到所需的频率，整数分频器的实现非常简单，但是在某些场合，时钟源与所需的频率不成整数倍关系，此时可采用小数分频器进行分频。

目前，最常用的实现小数分频的方法是先产生一系列频率相同、相位差固定的时钟信号，再使用数字逻辑电路通过循环往复的时钟选择产生最终的时钟信号。图1所示为现有技术中一种多相位时钟分频的小数分频电路示意图，其包括高频时钟源、选择器、X分频器、N的累加器及M的求模器，其中，高频时钟源输出M个同频异相的时钟至选择器，选择器依其选择端的信号在M个时钟中选择一对应相位的时钟输入至X分频器，X分频器将分频时钟out0输入N的累加器，N的累加器在每个时钟周期内累加N，将累加结果out1输入至M的求模器，M的求模器对M求模后，将求模结果L输入至选择器的选择端，选择器依求模结果在M个时钟选择对应相位的时钟，从而实现对高频时钟的分频。

但是，现有的小数分频电路存在如下技术问题：小数分频电路的算法复杂，而且由于其包括分频器、累加器和求模器等多个逻辑电路，所以占用的芯片面积和功耗都会比较大。

发明内容

本发明提供一种可编程小数分频电路，能够减少占用的芯片面积和功耗。

为了达到上述目的，本发明采用如下技术方案：

一种可编程小数分频电路，所述电路包括计数器、选择信号产生模块、8个上升沿比较模块、8个下降沿比较模块、8个上升沿相移模块、8个下降沿相移模块以及分频时钟输出模块，其中，

所述计数器根据设置的分频参数M和N进行模为(8M+N)的计数，并将产生的计数值cnt分别发送至所述8个上升沿比较模块和所述8个下降沿比较模块；其中，M和N为整数，0≤N＜8，M≥1；

所述选择信号产生模块根据所述分频参数M和N产生8个上升沿数据选择信号、8个上升沿相位选择信号、8个下降沿数据选择信号以及8个下降沿相位选择信号，并将所述8个上升沿数据选择信号发送至对应的上升沿比较模块，将所述8个下降沿数据选择信号发送至对应的下降沿比较模块，以及将所述8个上升沿相位选择信号发送至对应的上升沿相移模块，将所述8个下降沿相位选择信号发送至对应的下降沿相移模块；

第k个上升沿比较模块对所述计数值cnt与第k个上升沿数据选择信号rise_k进行比较，并当两者相同时，将比较结果经过基本时钟clk_0采样，得到分频时钟clk_out的一个时钟单元中的第k个上升沿初始信号clk_rise_k；k为整数且满足0≤k≤7；

第k个下降沿比较模块对所述计数值cnt与第k个下降沿数据选择信号fall_k进行比较，并当两者相同时，将比较结果经过所述基本时钟clk_0采样，得到分频时钟clk_out的所述时钟单元中的第k个下降沿初始信号clk_fall_k；

第k个上升沿相移模块根据第k个上升沿相位选择信号rise_phase_k和8个同频异相的输入时钟clk_0～clk_7，确定所述第k个上升沿初始信号clk_rise_k的相位延迟值rp_delay_k，并根据所述相位延迟值rp_delay_k对所述第k个上升沿初始信号clk_rise_k进行相应的相位延迟，得到所述分频时钟clk_out的所述时钟单元中的第k个上升沿clk_rp_k；

其中，所述8个同频异相的输入时钟分别为clk_0～clk_7，其中，clk_0即为待处理的所述基本时钟，相邻输入时钟之间的相位差为1/16个所述基本时钟；

第k个下降沿相移模块根据第k个下降沿相位选择信号fall_phase_k和所述8个同频异相的输入时钟clk_0～clk_7，确定所述第k个下降沿初始信号clk_fall_k的相位延迟值fp_delay_k，并根据所述相位延迟值fp_delay_k对所述第k个下降沿初始信号clk_fall_k进行相应的相位延迟，得到所述分频时钟clk_out的所述时钟单元中的第k个下降沿clk_fp_k；

所述分频时钟输出模块对所述第k个上升沿clk_rp_k和第k个下降沿clk_fp_k进行逻辑运算，得到所述分频时钟clk_out。

本发明提供的可编程小数分频电路，其是根据分频参数M和N的取值和8个同频异相的输入时钟clk_0～clk_7得到分频时钟的一个时钟单元中的8个上升沿和8个下降沿，然后对得到的8个上升沿和8个下降沿进行逻辑运算，得到对基本时钟clk_0进行分频后的分频时钟clk_out，其中，所述8个同频异相的输入时钟分别为clk_0～clk_7，其中，clk_0即为待处理的基本时钟，相邻输入时钟之间的相位差为1/16个基本时钟。与现有技术相比，一方面，其不需要累加器等逻辑电路，取而代之的是采用数字电路方法来实现，因而算法和电路结构简单，从而可以进一步减小占用的芯片面积和功耗；另一方面，其可以提供广泛的时钟频率范围以满足多种应用需求，并且其提供可编程的频率选择，以供用户灵活选择。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。

图1为现有技术中一种多相位时钟分频的小数分频电路的结构示意图；

图2为本发明可编程小数分频电路的结构示意图；

图3为图2中所述第k个上升沿比较模块的结构示意图；

图4为图2中所述第k个下降沿比较模块的结构示意图；

图5为图2中所述第k个上升沿相移模块的结构示意图；

图6为图2中所述第k个下降沿相移模块的结构示意图；

图7为图2中所述分频时钟输出模块的结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

如图2所示，本发明实施例提供一种可编程小数分频电路，用于实现分频分为8/(8M+N)的小数分频，即所述分频时钟频率f_{clk_out}与待分频的输入时钟频率f_{clk_1}之间的关系为：f_{clk_out}/f_{clk_1}＝8/(8M+N)，也就是说，每8个分频时钟宽度对应于(8M+N)个待分频的输入时钟宽度。

所述可编程小数分频电路包括计数器、选择信号产生模块、8个上升沿比较模块、8个下降沿比较模块、8个上升沿相移模块、8个下降沿相移模块以及分频时钟输出模块。

所述8个上升沿比较模块包括第0个上升沿比较模块、第1个上升沿比较模块、…、第7个上升沿比较模块。

所述8个下降沿比较模块包括第0个下降沿比较模块、第1个下降沿比较模块、…、第7个下降沿比较模块。

所述8个上升沿相移模块包括第0个上升沿相移模块、第1个上升沿相移模块、…、第7个上升沿相移模块。

所述8个下降沿相移模块包括第0个下降沿相移模块、第1个下降沿相移模块、…、第7个下降沿相移模块。

其中，所述计数器根据设置的分频参数M和N进行模为(8M+N)的计数，并将产生的计数值cnt分别发送至所述8个上升沿比较模块和所述8个下降沿比较模块；其中，M和N为整数，0≤N＜8，M≥1。

所述选择信号产生模块根据所述分频参数M和N产生8个上升沿数据选择信号、8个上升沿相位选择信号、8个下降沿数据选择信号以及8个下降沿相位选择信号，并将所述8个上升沿数据选择信号发送至对应的上升沿比较模块，将所述8个下降沿数据选择信号发送至对应的下降沿比较模块，以及将所述8个上升沿相位选择信号发送至对应的上升沿相移模块，将所述8个下降沿相位选择信号发送至对应的下降沿相移模块；

第k个上升沿比较模块对所述计数值cnt与第k个上升沿数据选择信号rise_k进行比较，并当两者相同时，将比较结果经过基本时钟clk_0采样，得到分频时钟clk_out的一个时钟单元中的第k个上升沿初始信号clk_rise_k；k为整数且满足0≤k≤7；

第k个下降沿比较模块对所述计数值cnt与第k个下降沿数据选择信号fall_k进行比较，并当两者相同时，将比较结果经过所述基本时钟clk_0采样，得到分频时钟clk_out的所述时钟单元中的第k个下降沿初始信号clk_fall_k；

第k个上升沿相移模块根据第k个上升沿相位选择信号rise_phase_k和8个同频异相的输入时钟clk_0～clk_7，确定所述第k个上升沿初始信号clk_rise_k的相位延迟值rp_delay_k，并根据所述相位延迟值rp_delay_k对所述第k个上升沿初始信号clk_rise_k进行相应的相位延迟，得到所述分频时钟clk_out的所述时钟单元中的第k个上升沿clk_rp_k；

其中，所述8个同频异相的输入时钟分别为clk_0～clk_7，其中，clk_0即为待处理的所述基本时钟，相邻输入时钟之间的相位差为1/16个所述基本时钟；

第k个下降沿相移模块根据第k个下降沿相位选择信号fall_phase_k和所述8个同频异相的输入时钟clk_0～clk_7，确定所述第k个下降沿初始信号clk_fall_k的相位延迟值fp_delay_k，并根据所述相位延迟值fp_delay_k对所述第k个下降沿初始信号clk_fall_k进行相应的相位延迟，得到所述分频时钟clk_out的所述时钟单元中的第k个下降沿clk_fp_k；

所述分频时钟输出模块对所述第k个上升沿clk_rp_k和第k个下降沿clk_fp_k进行逻辑运算，得到所述分频时钟clk_out。

其中，第k个上升沿数据选择信号rise_k、第k个上升沿相位选择信号表示为rise_phase_k、第k个下降沿数据选择信号fall_k和第k个下降沿相位选择信号fall_phase_k的计算公式分别为：

rise_phase_k＝((8M+N)×(2k))％16；

fall_phase_k＝((8M+N)×(2k+1))％16；

其中，表示向下取整，％表示取余数，k为整数且满足0≤k≤7。

具体地，所述可编程小数分频电路的原理为：

所述分频时钟clk_out的一个时钟单元中的第k个上升沿到第0个上升沿之间的距离为((M+N/8)×k)个所述基本时钟clk_0的时钟宽度，其中，所述0个上升沿为与clk_0同相位的上升沿，将((M+N/8)×k)进行分解，即

其中，表示向下取整，％表示取余数，k为整数且满足0≤k≤7。

根据公式(1)，定义所述分频时钟clk_out的一个时钟单元中的第k个上升沿数据选择信号所述分频时钟clk_out的一个时钟单元中的第k个上升沿相位选择信号rise_phase_k＝((8M+N)×(2k))％16。

如表1所示，为所述分频时钟clk_out的一个时钟单元中的各个上升沿参数值，其中所述上升沿参数值包括所述第k个上升沿数据选择信号rise_k和所述第k个上升沿相位选择信号rise_phase_k。这些参数值可以利用FPGA软件实现，也可以通过FPGA的用户逻辑资源实现。

表1

k	rise_k	rise_phase_k
			0	0	0
1	[(2×(8M+N))/16)]	((8M+N)×2)％16
			2	[(4×(8M+N))/16)]	((8M+N)×4)％16
3	[(6×(8M+N))/16)]	((8M+N)×6)％16
			4	[(8×(8M+N))/16)]	((8M+N)×8)％16
5	[(10×(8M+N))/16)]	((8M+N)×10)％16
			6	[(12×(8M+N))/16)]	((8M+N)×12)％16
7	[(14×(8M+N))/16)]	((8M+N)×14)％16

同理，所述分频时钟clk_out的一个时钟单元中的第k个下降沿到第0个下降沿之间的距离为((M+N/8)×k)+((M+N/8)×0.5)个所述基本时钟clk_0的时钟宽度，将((M+N/8)×k)进行分解，即

其中，表示向下取整，％表示取余数，k为整数且满足0≤k≤7。

根据公式(1)，定义所述分频时钟clk_out的一个时钟单元中的第k个下降沿数据选择信号所述分频时钟clk_out的一个时钟单元中的第k个下降沿相位选择信号fall_phase_k＝((8M+N)×(2k+1))％16。

表2

如表2所示，为所述分频时钟clk_out的一个时钟单元中的各个下降沿参数值，其中所述下降沿参数值包括所述第k个下降沿数据选择信号fall_k和所述第k个下降沿相位选择信号fall_phase_k。这些参数值可以利用FPGA软件实现，也可以通过FPGA的用户逻辑资源实现。

所述分频时钟clk_out的一个时钟单元的第k个上升沿的产生方法为：通过比较所述计数器的计数值cnt与所述上升沿数据选择信号rise_k，当cnt＝rise_k时，在所述基本时钟clk_0的时钟域内产生一个上升沿初始信号clk_rise_k，然后根据所述上升沿相位选择信号rise_phase_k确定所述第k个上升沿初始信号clk_rise_k的相位延迟值rp_delay_k，并根据所述相位延迟值rp_delay_k对所述第k个上升沿初始信号clk_rise_k进行相应的相位延迟，得到所述分频时钟clk_out的所述时钟单元中的第k个上升沿clk_rp_k。

同理，所述分频时钟clk_out的一个时钟单元的第k个下降沿的产生方法为：通过比较所述计数器的计数值cnt与所述下降沿数据选择信号fall_k，当cnt＝fall_k时，在所述基本时钟clk_0的时钟域内产生一个下降沿初始信号clk_fall_k，然后根据所述下降沿相位选择信号fall_phase_k确定所述第k个下降沿初始信号clk_fall_k的相位延迟值fp_delay_k，并根据所述相位延迟值fp_delay_k对所述第k个下降沿初始信号clk_fall_k进行相应的相位延迟，得到所述分频时钟clk_out的所述时钟单元中的第k个下降沿clk_fp_k。

然后，对得到的所述分频时钟clk_out的一个时钟单元的8个上升沿和8个下降沿进行逻辑运算，从而得到所述分频时钟clk_out。

本发明提供的可编程小数分频电路，其是根据分频参数M和N的取值和8个同频异相的输入时钟clk_0～clk_7得到分频时钟的一个时钟单元中的8个上升沿和8个下降沿，然后对得到的8个上升沿和8个下降沿进行逻辑运算，得到对基本时钟clk_0进行分频后的分频时钟clk_out，其中，所述8个同频异相的输入时钟分别为clk_0～clk_7，其中，clk_0即为待处理的基本时钟，相邻输入时钟之间的相位差为1/16个基本时钟。与现有技术相比，一方面，其不需要累加器等逻辑电路，取而代之的是采用数字电路方法来实现，因而算法和电路结构简单，从而可以进一步减小占用的芯片面积和功耗；另一方面，其可以提供广泛的时钟频率范围以满足多种应用需求，并且其提供可编程的频率选择，以供用户灵活选择。

如图3所示，为上述实施例中第k个上升沿比较电路，其包括同或逻辑和上升沿采样触发器。

其中，所述同或逻辑，用于对其输入的计数值cnt与上升沿数据选择信rise_k进行比较，并输出比较结果；

所述上升沿采样触发器，用于将所述同或逻辑发送的比较结果经过基本时钟clk_0采样，得到所述分频时钟clk_out的所述时钟单元中的第k个上升沿初始信号clk_rise_k。

如图4所示，为上述实施例中第k个下降沿比较电路，其包括同或逻辑和下降沿采样触发器。

所述同或逻辑，用于对输入的计数值cnt与下降沿数据选择信号fall_k进行比较，并输出比较结果；

所述下降沿采样触发器，用于将所述同或逻辑发送的比较结果经过基本时钟clk_0采样，得到所述分频时钟clk_out的所述时钟单元中的第k个下降沿初始信号clk_fall_k。

如图5所示，为上述实施例中第k上升沿相移模块，其包括选择器和时序逻辑电路，其中，

所述选择器，用于根据输入的第k个上升沿相位选择信号rise_phase_k，在输入的8个同频异相的输入时钟clk_0～clk_7选择一个输入时钟clk_sel，从而确定所述第k个上升沿初始信号clk_rise_k的相位延迟值rp_delay_k，以及输出所述相位延迟值rp_delay_k；

其中，所述相位延迟值rp_delay_k为所选择的一个输入时钟clk_k与所述基本时钟clk_0之间的相位差；

所述时序逻辑电路，用于根据所述选择器发送的相位延迟值rp_delay_k对输入的第k个上升沿初始信号clk_rise_k进行相应的相位延迟，得到所述分频时钟clk_out的所述时钟单元中的第k个上升沿clk_rp_k。

如图6所示，为上述实施例中第k个下降沿相移模块，其包括选择器和时序逻辑电路，其中，

所述选择器，用于根据输入的第k个下降沿相位选择信号fall_phase_k，在输入的8个同频异相的输入时钟clk_0～clk_7选择一个输入时钟clk_k，从而所述第k个下降沿初始信号clk_fall_k的相位延迟值fp_delay_k，以及输出所述相位延迟值fp_delay_k；

其中，所述相位延迟值fp_delay_k为所选择的一个输入时钟clk_k与所述基本时钟clk_0之间的相位差；

所述时序逻辑电路，用于根据所述选择器发送的所述相位延迟值fp_delay_k对所述第k个下降沿初始信号clk_fall_k进行相应的相位延迟，得到所述分频时钟clk_out的所述时钟单元中的第k个下降沿clk_fp_k。

如图7所示，为上述实施例中所述分频时钟输出模块，其包括8个与逻辑和1个或逻辑，其中，

第k个与逻辑，用于将输入的第k个上升沿clk_rp_k和第k个下降沿clk_fp_k进行与运算，得到所述分频时钟clk_out的第k个时钟脉冲；k为整数且满足0≤k≤7；

所述或逻辑，用于将所述8个或逻辑输出的8个时钟脉冲进行或运算，得到所述分频时钟clk_out。

本发明提供的可编程小数分频电路，其是根据分频参数M和N的取值和8个同频异相的输入时钟clk_0～clk_7得到分频时钟的一个时钟单元中的8个上升沿和8个下降沿，然后对得到的8个上升沿和8个下降沿进行逻辑运算，得到对基本时钟clk_0进行分频后的分频时钟clk_out，其中，所述8个同频异相的输入时钟分别为clk_0～clk_7，其中，clk_0即为待处理的基本时钟，相邻输入时钟之间的相位差为1/16个基本时钟。与现有技术相比，一方面，其不需要累加器等逻辑电路，取而代之的是采用数字电路方法来实现，因而算法和电路结构简单，从而可以进一步减小占用的芯片面积和功耗；另一方面，其可以提供广泛的时钟频率范围以满足多种应用需求，并且其提供可编程的频率选择，以供用户灵活选择。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。

Claims (7)

1.一种可编程小数分频电路，其特征在于，所述电路包括计数器、选择信号产生模块、8个上升沿比较模块、8个下降沿比较模块、8个上升沿相移模块、8个下降沿相移模块以及分频时钟输出模块，其中，

所述计数器根据设置的分频参数M和N进行模为(8M+N)的计数，并将产生的计数值cnt分别发送至所述8个上升沿比较模块和所述8个下降沿比较模块；其中，M和N为整数，0≤N＜8，M≥1；

所述选择信号产生模块根据所述分频参数M和N产生8个上升沿数据选择信号、8个上升沿相位选择信号、8个下降沿数据选择信号以及8个下降沿相位选择信号，并将所述8个上升沿数据选择信号发送至对应的上升沿比较模块，将所述8个下降沿数据选择信号发送至对应的下降沿比较模块，以及将所述8个上升沿相位选择信号发送至对应的上升沿相移模块，将所述8个下降沿相位选择信号发送至对应的下降沿相移模块；

第k个上升沿比较模块对所述计数值cnt与第k个上升沿数据选择信号rise_k进行比较，并当两者相同时，将比较结果经过基本时钟clk_0采样，得到分频时钟clk_out的一个时钟单元中的第k个上升沿初始信号clk_rise_k；k为整数且满足0≤k≤7；

第k个下降沿比较模块对所述计数值cnt与第k个下降沿数据选择信号fall_k进行比较，并当两者相同时，将比较结果经过所述基本时钟clk_0采样，得到分频时钟clk_out的所述时钟单元中的第k个下降沿初始信号clk_fall_k；

第k个上升沿相移模块根据第k个上升沿相位选择信号rise_phase_k和8个同频异相的输入时钟clk_0～clk_7，确定所述第k个上升沿初始信号clk_rise_k的相位延迟值rp_delay_k，并根据所述相位延迟值rp_delay_k对所述第k个上升沿初始信号clk_rise_k进行相应的相位延迟，得到所述分频时钟clk_out的所述时钟单元中的第k个上升沿clk_rp_k；

其中，所述8个同频异相的输入时钟分别为clk_0～clk_7，其中，clk_0即为待处理的所述基本时钟，相邻输入时钟之间的相位差为1/16个所述基本时钟；

第k个下降沿相移模块根据第k个下降沿相位选择信号fall_phase_k和所述8个同频异相的输入时钟clk_0～clk_7，确定所述第k个下降沿初始信号clk_fall_k的相位延迟值fp_delay_k，并根据所述相位延迟值fp_delay_k对所述第k个下降沿初始信号clk_fall_k进行相应的相位延迟，得到所述分频时钟clk_out的所述时钟单元中的第k个下降沿clk_fp_k；

所述分频时钟输出模块对所述第k个上升沿clk_rp_k和第k个下降沿clk_fp_k进行逻辑运算，得到所述分频时钟clk_out。

2.根据权利要求1所述的可编程小数分频电路，其特征在于，第k个上升沿数据选择信号rise_k、第k个上升沿相位选择信号rise_phase_k、第k个下降沿数据选择信号fall_k和第k个下降沿相位选择信号fall_phase_k的计算公式分别为：

rise_phase_k＝((8M+N)×(2k))％16；

fall_phase_k＝((8M+N)×(2k+1))％16；

其中，表示向下取整，％表示取余数，k为整数且满足0≤k≤7。

3.根据权利要求1所述的可编程小数分频电路，其特征在于，所述第k个上升沿比较模块包括同或逻辑和上升沿采样触发器，其中，

所述同或逻辑，用于对所述计数值cnt与所述上升沿数据选择信号rise_k进行比较，并输出比较结果；

所述上升沿采样触发器，用于将所述比较结果经过基本时钟clk_0采样，得到所述分频时钟clk_out的所述时钟单元中的第k个上升沿初始信号clk_rise_k。

4.根据权利要求1所述的可编程小数分频电路，其特征在于，所述第k个下降沿比较模块包括同或逻辑和下降沿采样触发器，其中，

所述同或逻辑，用于对所述计数值cnt与所述下降沿数据选择信号fall_k进行比较，并输出比较结果；

所述下降沿采样触发器，用于将所述比较结果经过基本时钟clk_0采样，得到所述分频时钟clk_out的所述时钟单元中的第k个下降沿初始信号clk_fall_k。

5.根据权利要求1所述的可编程小数分频电路，其特征在于，所述第k个上升沿相移模块包括选择器和时序逻辑电路，其中，

所述选择器，用于根据所述第k个上升沿相位选择信号rise_phase_k，在所述8个同频异相的输入时钟clk_0～clk_7选择一个输入时钟clk_sel，从而确定所述第k个上升沿初始信号clk_rise_k的相位延迟值rp_delay_k，其中，所述相位延迟值rp_delay_k为所选择的一个输入时钟clk_sel与所述基本时钟clk_0之间的相位差；

所述时序逻辑电路，用于根据所述相位延迟值rp_delay_k对所述第k个上升沿初始信号clk_rise_k进行相应的相位延迟，得到所述分频时钟clk_out的所述时钟单元中的第k个上升沿clk_rp_k。

6.根据权利要求1所述的可编程小数分频电路，其特征在于，所述第k个下降沿相移模块包括选择器和时序逻辑电路，其中，

所述选择器，用于根据第k个下降沿相位选择信号fall_phase_k，在所述8个同频异相的输入时钟clk_0～clk_7选择一个输入时钟clk_sel，从而所述第k个下降沿初始信号clk_fall_k的相位延迟值fp_delay_k，其中，所述相位延迟值fp_delay_k为所选择的一个输入时钟clk_sel与所述基本时钟clk_0之间的相位差；

所述时序逻辑电路，用于根据所述相位延迟值fp_delay_k对所述第k个下降沿初始信号clk_fall_k进行相应的相位延迟，得到所述分频时钟clk_out的所述时钟单元中的第k个下降沿clk_fp_k。

7.根据权利要求1所述的可编程小数分频电路，其特征在于，所述分频时钟输出模块包括8个与逻辑和1个或逻辑，其中，

所述第k个与逻辑，用于将所述第k个上升沿clk_rp_k和第k个下降沿clk_fp_k进行与运算，得到所述分频时钟clk_out的第k个时钟脉冲；

所述或逻辑，用于将所述8个或逻辑输出的8个时钟脉冲进行或运算，得到所述分频时钟clk_out。