CN112311391B - 一种时间数字转换器、锁相环及电子设备 - Google Patents

一种时间数字转换器、锁相环及电子设备 Download PDF

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CN112311391B CN202011152306.0A CN202011152306A CN112311391B CN 112311391 B CN112311391 B CN 112311391B CN 202011152306 A CN202011152306 A CN 202011152306A CN 112311391 B CN112311391 B CN 112311391B
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    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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Abstract

本申请涉及一种时间数字转换器、锁相环及电子设备，属于电子技术领域。该转换器包括差分积分调制器、选择器以及转换单元。差分积分调制器用于对输入的数字信号对应的量化噪声进行整形，并根据整形后的量化噪声生成可动态变化的选择器控制信号；选择器的第一输入端连接有参考时钟信号，选择器的第二输入端连接有第一信号，选择器的控制端连接有选择器控制信号，选择器用于根据选择器控制信号选择是以参考时钟信号还是以第一信号输出；转换单元用于对接收的反馈时钟信号以及选择器的输出信号进行处理，输出表征参考时钟信号与反馈时钟信号的相位差的数字信号。通过引入差分积分调制器来提高时间数字转换器的输出信号采样频率，从而降低量化噪声。

Description

一种时间数字转换器、锁相环及电子设备
技术领域
本申请属于电子技术领域，具体涉及一种时间数字转换器、锁相环及电子设备。
背景技术
时间数字转换器(Time Digital Converter，TDC)广泛应用于数字锁相环(Digital Phase Locked Loop，DPLL)中，主要的功能是把参考时钟和反馈时钟的相位差转换为数字信号，数字信号会通过数字滤波器和数字振荡器转换成时钟信号。其中，时间数字转换器的最小延迟单元受限于其中反相器(inverter)的最小延迟，但是时间数字转换器的输出信号的量化噪声(Quantization Noise，QN)和单位延迟最低有效位(LeastSignificant Bit，LSB)成正比(也即LSB对应的十进制数越大，量化噪声越大)。在高性能数字锁相环中，时间数字转换器的量化噪声可能会对锁相环输出时钟的抖动和相位噪声带来不可忽略的负面影响。
目前常见的时间数字转换器一般都是通过提高参考时钟频率来减小时间数字转换器的量化噪声。但是提高时钟频率会带来分频比的下降，一方面会增加部分电路的功耗，另一方面也会限制相关接口信号的时序裕量。并且一般分频器都有最小分频比的限制，提高参考时钟频率也会限制数字振荡器的输出频率范围。
发明内容
鉴于此，本申请的目的在于提供一种时间数字转换器、锁相环及电子设备，以改善现有时间数字转换器的量化噪声大的问题。
本申请的实施例是这样实现的：
第一方面，本申请实施例提供了一种时间数字转换器，包括：差分积分调制器、选择器与所述选择器的输出端连接的转换单元；差分积分调制器，用于对输入的数字信号对应的量化噪声进行整形，并根据整形后的量化噪声生成可动态变化的选择器控制信号；所述选择器的第一输入端连接有参考时钟信号，所述选择器的第二输入端连接有第一信号，所述选择器的控制端连接有所述选择器控制信号，所述选择器用于根据所述选择器控制信号选择是以所述参考时钟信号还是以所述第一信号输出，其中，所述第一信号为所述参考时钟信号经过相位延迟后的信号；所述转换单元，用于对接收的反馈时钟信号以及所述选择器的输出信号进行处理，输出表征所述参考时钟信号与所述反馈时钟信号的相位差的数字信号。本申请实施例中，通过引入差分积分调制器来生成动态变化的选择器控制信号，使得输入转换单元的输入信号在参考时钟信号和延迟后的参考时钟信号(简称第一信号)中进行动态切换，以加快上升沿或下降沿的到来，从而增加进行上升沿或下降沿比较的采样频率，使得量化噪声的能量分布在更大的频率范围内，从而降低TDC的量化噪声。
结合第一方面实施例的一种可能的实施方式，所述时间数字转换器还包括：输出优化电路，用于对所述转换单元输出的数字信号进行预处理，以减小所述参考时钟信号和所述反馈时钟信号的相位误差。本申请实例中，通过引入输出优化电路，来对转换单元输出的数字信号进行预处理，以减小参考时钟信号和反馈时钟信号的相位误差，减小引入差分积分调制器带来的误差影响。
结合第一方面实施例的一种可能的实施方式，所述输出优化电路包括：乘法器和运算器；所述乘法器，用于将所述转换单元输出的数字信号乘以第一预设阈值后输出；所述运算器，用于将所述乘法器输出的数字信号加上或减去第二预设阈值后输出。本申请实施例中，采用乘法器和运算器这样的简单电路，可以快速减小引入差分积分调制器带来的误差影响。
结合第一方面实施例的一种可能的实施方式，所述转换单元包括：与所述选择器的输出端连接的，用于对所述参考时钟信号的相位进行多级延迟的参考延迟单元链结构，所述参考延迟单元链结构包括：前j个延迟单元和后n个延迟单元，j、n均为正整数；所述前j个延迟单元依次串联，所述前j个延迟单元中的每一个延迟单元的两个输入端的输入信号相同，所述前j个延迟单元中的第一个延迟单元与所述选择器的输出端连接；针对所述后n个延迟单元中的每一个延迟单元，该延迟单元的第一输入端与前一个延迟单元的输出端连接，该延迟单元的第二输入端与前j个延迟单元的第一输入端连接。本申请实施例中，通过前j个延迟单元将后n个延迟单元的中的每一个延迟单元的第二输入端的信号进行延迟，使得第一输入端与第二输入端的相位相差j个延迟单元的延迟，通过减小参考延迟单元链结构中的延迟单元的单位延迟，从而进一步减小TDC的量化噪声。
结合第一方面实施例的一种可能的实施方式，所述转换单元包括：用于对所述反馈时钟信号的相位进行多级延的反馈延迟单元链结构，所述反馈延迟单元链结构包括：前j个延迟单元和后n个延迟单元，j、n均为正整数；所述前j个延迟单元依次串联，所述前j个延迟单元中的每一个延迟单元的两个输入端的输入信号相同，所述前j个延迟单元中的第一个延迟单元与所述反馈时钟信号连接；针对所述后n个延迟单元中的每一个延迟单元，该延迟单元的第一输入端与前一个延迟单元的输出端连接，该延迟单元的第二输入端与前j个延迟单元的第一输入端连接。本申请实施例中，通过前j个延迟单元将后n个延迟单元的中的每一个延迟单元的第二输入端的信号进行延迟，使得第一输入端与第二输入端的相位相差j个延迟单元的延迟，通过减小反馈延迟单元链结构中的延迟单元的单位延迟，从而进一步减小TDC的量化噪声。
结合第一方面实施例的一种可能的实施方式，针对所述前j个延迟单元中的每一个延迟单元，该延迟单元包括第一反相器、第二反相器，所述第一反相器的延迟系数与所述第二反相器的延迟系数一致。本申请实施例中，针对前j个延迟单元中的每一个延迟单元，该延迟单元中的第一反相器的延迟系数与第二反相器的延迟系数保持一致，加工时，无须单独加工，以简化加工工艺的流程。
结合第一方面实施例的一种可能的实施方式，所述反馈延迟单元链结构还包括：前k个延迟单元，k为将所述参考时钟信号变为所述第一信号所需的延迟单元的个数，为正整数；所述前k个延迟单元与所述前j个延迟单元依次串联，所述前k个延迟单元中的每一个延迟单元的两个输入端的输入信号相同。本申请实施例中，由于选择器输出的第一信号为参考时钟信号经过k个延迟单元进行相位延迟后的信号，因此通过进一步增加前k个延迟单元，使反馈延迟单元链结构输出的相位更好地与参考延迟单元链结构输出的相位匹配。
结合第一方面实施例的一种可能的实施方式，针对所述后n个延迟单元中的每一个延迟单元，该延迟单元包括第一反相器和第二反相器，所述第一反相器的延迟系数大于所述第二反相器延迟系数。本申请实施例中，针对后n个延迟单元中的每一个延迟单元，通过调整该延迟单元中的第一反相器以及第二反相器的延迟系数，使第一反相器的延迟系数大于第二反相器延迟系数，以避免延迟单元的最小延迟过小而引发新的问题。
结合第一方面实施例的一种可能的实施方式，所述转换单元包括：用于将n个参考时钟延迟信号与n个反馈时钟延迟信号进行上升沿或下降沿比较的比较器结构，所述比较器结构包括：n个比较器组，每一个比较器组包括两个比较器；第i个比较器组，用于将第i个参考时钟延迟信号分别与第n-i+1个参考时钟延迟信号以及第n-i个参考时钟延迟信号进行比较，得到两个温度计码，i依次取1至n，所述比较器结构输出的2n个温度计码经过转换后得到表征所述参考时钟信号与所述反馈时钟信号的相位差的数字信号。本申请实施例中，通过N个比较器组(一个比较器组包含2个比较器)，来对n个参考时钟延迟信号与n个反馈时钟延迟信号进行上升沿或下降沿比较，生成位宽为2n的温度计码，依次来增加TDC的输出位数来提高TDC的输出频率范围，从而避免过小的最小延迟无法满足TDC的鉴相范围要求。
第二方面，本申请实施例还提供了一种锁相环，包括：数字滤波器和如上述第一方面实施例和/或结合第一方面实施例的任一种可能的实施方式提供的时间数字转换器，所述时间数字转换器与所述数字滤波器连接。
第三方面，本申请实施例还提供了一种电子设备，包括：本体和如上述第二方面实施例提供的锁相环。
本申请的其他特征和优点将在随后的说明书阐述，并且，部分地从说明书中变得显而易见，或者通过实施本申请实施例而了解。本申请的目的和其他优点可通过在所写的说明书以及附图中所特别指出的结构来实现和获得。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。通过附图所示，本申请的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本申请的主旨。
图1示出了本申请实施例提供的一种时间数字转换器的结构示意图。
图2示出了本申请实施例提供的一种差分积分调制器的简化示意图。
图3示出了本申请实施例提供的一种参考延迟单元链结构的原理示意图。
图4示出了本申请实施例提供的一种选择器与参考延迟单元链连接的原理示意图。
图5示出了本申请实施例提供的一种比较器结构的原理示意图。
图6示出了本申请实施例提供的一种电子设备的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。同时，在本申请的描述中诸如“第一”、“第二”等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
再者，本申请中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。
鉴于现有通过提高参考时钟频率来减小时间数字转换器的量化噪声存在的问题，本申请实施例提供了一种时间数字转换器，通过引入差分积分调制器(Delta SigmaModulator，DSM)来提高TDC的输出信号采样频率，进而实现降低TDC量化噪声对数字锁相环的相位噪声带来的影响。为了便于理解，下面将结合图1所示的时间数字转换器进行说明。该时间数字转换器包括：差分积分调制器、选择器(mux)以及转换单元。
其中，差分积分调制器，用于对输入的数字信号对应的量化噪声进行整形(如将量化噪声搬移到更高频处)，并根据整形后的量化噪声生成可动态变化的选择器控制信号。其中，差分积分调制器会把输入的数字信号对应的量化噪声搬移到更高频处，以降低带宽内的噪声。差分积分调制器的简化示意图，如图2所示。其中，X为DSM的输入，Y为DSM的输出，Q为量化噪声，m为输入的数值数字信号X的位数，Z表示离散域Z变换，则有：2m.Y+Q＝X+Q.Z-1，化简后Y＝X/2m+Q.(1-Z-1)/2m。其中，Y的平均值约为X/2m，信号传输函数噪声传递函数/>根据量化噪声方差的基本公式，则DSM频率量化噪声方差：/>其中Δdsm是量化误差，通常为1。由于总的量化噪声能量会均匀分布在0→fs/2上面，根据单边带频率功率谱密度公式则有：/>将DSM的量化噪声等效到TDC的输入端，则有：/>将频域转换到相位域，则有：/>将DSM的量化噪声等效到锁相环(Phase Locked Loop，PLL)的输出端，则有：/>式中，TFTDC是TDC到PLL输出端的噪声传递函数，呈现低通特征。可以看出DSM的量化误差平均分布在0→fs/2，然后被DSM自身的噪声传递函数/>进行高通整形，再被TDC到PLL输出端的噪声传递函数TFTDC进行低通整形。只要DSM的采样频率fs大于PLL的带宽fc，DSM自身的量化噪声带来的相位噪声可以忽略。
选择器的第一输入端连接有参考时钟信号，选择器的第二输入端连接有经过相位延迟后的参考时钟信号(简称第一信号)，选择器的控制端连接有选择器控制信号，选择器用于根据选择器控制信号选择是以参考时钟信号还是以第一信号输出。通过引入DSM后，选择器的输出会根据选择器控制信号动态的在参考时钟信号以及第一信号中进行切换，以此来加快上升沿或下降沿的到来，从而增加反馈时钟信号以及参考时钟信号的相位差的进行上升沿或下降沿采样的比较频率，使得量化噪声的能量会分布在更大的频率范围内。第一信号为参考时钟信号经过相位延迟后的信号，例如，参考时钟信号经过一个延迟单元延迟后即得到第一信号。当然也可以是经过多个延迟单元延迟后得到第一信号。
转换单元与选择器的输出端连接，转换单元用于对接收的反馈时钟信号以及选择器的输出信号进行处理，输出表征参考时钟信号与反馈时钟信号的相位差的数字信号。
可选地，该转换单元包括参考延迟单元链结构、反馈延迟单元链结构、比较器结构以及转换电路。其中，参考延迟单元链结构与选择器的输出端连接，用于对参考时钟信号的相位进行多级延迟。反馈延迟单元链结构，用于对反馈时钟信号的相位进行多级延迟。比较器结构，用于将参考延迟单元链结构的输出信号与反馈延迟单元链结构的输出信号进行上升沿或下降沿比较，得到温度计码。转换电路，用于将比较器结构输出的相温度计码转换为数字信号。
其中，参考延迟单元链结构可以采用现有的参考延迟单元链结构(如参考延迟单元链结构中各个延迟单元的两个输入端的输入信号相同)，为了能更好的减小TDC的量化噪声，本申请实施例中，还通过对现有参考延迟单元链结构进行改进，通过减小参考延迟单元链结构中的延迟单元的单位延迟，以此来减小TDC的量化噪声。如图3所示，本申请实施例提供的参考延迟单元链结构，包括：前j个延迟单元和后n个延迟单元，j、n均为正整数。需要说明的是，图3仅示出了j为2的情形，j可以是1，也可以是3等数值，因此不能将其理解成是对本申请的限制。其中，前j个延迟单元依次串联，前j个延迟单元中的每一个延迟单元的两个输入端的输入信号相同，前j个延迟单元中的第一个延迟单元与选择器的输出端连接；针对后n个延迟单元中的每一个延迟单元，该延迟单元的第一输入端与前一个延迟单元的输出端连接，该延迟单元的第二输入端与前j个延迟单元的第一输入端连接。其中，前j个延迟单元主要用于输出后n个延迟单元中的前j个延迟单元的第二输入端的输入信号，后n个延迟单元用于输出n个参考延时信号，一个延迟单元输出一个参考延时信号。需要说明的是，后n个延迟单元输出的参考延时信号的个数也可以小于n，如从n个延迟单元中的前3个延迟单元开始才输出参考延时信号，这样n个延迟单元仅输出n-2个参考延时信号。
其中，反馈延迟单元链结构可以采用现有的反馈延迟单元链结构(如反馈延迟单元链结构中各个延迟单元的两个输入端的输入信号相同)，为了能更好的减小TDC的量化噪声，本申请实施例中，还通过对现有反馈延迟单元链结构进行改进，通过减小反馈延迟单元链结构中的延迟单元的单位延迟，来减小TDC的量化噪声。本申请实施例提供的反馈延迟单元链结构可以参阅图3所示的参考延迟单元链结构的示意图。反馈延迟单元链结构包括：前j个延迟单元和后n个延迟单元，j、n均为正整数。其中，前j个延迟单元依次串联，前j个延迟单元中的每一个延迟单元的两个输入端的输入信号相同，前j个延迟单元中的第一个延迟单元与所述反馈时钟信号连接；针对后n个延迟单元中的每一个延迟单元，该延迟单元的第一输入端与前一个延迟单元的输出端连接，该延迟单元的第二输入端与前j个延迟单元的第一输入端连接。其中，前j个延迟单元主要用于输出后n个延迟单元中的前j个延迟单元的第二输入端的输入信号，后n个延迟单元用于输出n个反馈延时信号。需要说明的是，后n个延迟单元输出的反馈延时信号的个数也可以小于n，如从n个延迟单元中的前3个延迟单元开始才输出反馈延时信号，这样n个延迟单元仅输出n-2个反馈延时信号。
其中，由于选择器输出的第一信号为参考时钟信号经过相位延迟后的信号，假设参考时钟信号经过k个延迟单元延迟后得到第一信号，k为正整数，此时选择器与参考延迟链结构的原理图如图4所示。为了使反馈延迟单元链结构输出的相位更好地与参考延迟单元链结构输出的相位匹配，一种实施方式下，反馈延迟单元链结构还包括前k个延迟单元，也即该实施方式下，反馈延迟单元链结构包括前k+j个延迟单元和后n个延迟单元，例如，参考时钟信号经过1个延迟单元延迟后得到第一信号，则k＝1，若参考时钟信号经过3个延迟单元延迟后得到第一信号，则k＝3。
其中，由于后n个延迟单元中的每一个延迟单元的两个输入端的输入信号不同，相位相差j个延迟单元的单位延迟Td。假设该延迟单元中第一反相器inv1的延迟系数为a，第二反相器的延迟系数为b，则有：
化简后有/>假设a＝2，b＝1，j＝2，Tinv1＝Tinv2＝Tinv3＝Tinv，则：
而对于传统延迟单元结构(两个输入端的输入信号相同)，则则/>
可以看出，本申请实施例提供的参考延迟单元链结构以及反馈延迟单元链结构中的后n个延迟单元相对于传统的延迟单元显著降低了单位延迟最低有效位(LeastSignificant Bit，LSB)，其中，时间数字转换器的输出信号的量化噪声(QuantizationNoise，QN)和单位延迟最低有效位LSB成正比(也即LSB对应的十进制数越大，量化噪声越大)。
本申请实施例提供的延迟单元结构，可以通过调整第一单向器inv1、第二反相器inv2以及第三反相器inv3的尺寸，来调节各自的延迟系数，进而可以调节延迟单元的单位延迟LSB的值，而对于传统的延迟单元结构，无论a和b为何值，其单位延迟Td均为定值，不可调节。可选地，本申请实例中，针对前j个延迟单元中的每一个延迟单元，该延迟单元中的第一反相器的延迟系数与第二反相器的延迟系数保持一致，加工时，无须单独加工，以简化加工工艺的流程。针对后n个延迟单元中的每一个延迟单元，通过调整该延迟单元中的第一反相器以及第二反相器的延迟系数，使第一反相器的延迟系数大于第二反相器延迟系数，以避免延迟单元的最小延迟过小而引发新的问题。
比较器结构可以采用现有的比较器结构(包括n个比较器)，而为了避免过小的最小延迟无法满足TDC的鉴相范围要求，本申请实施例还通过对现有比较器结构进行改进，通过增加TDC的输出位数来提高TDC的输出频率范围。如图5所示，比较器结构包括：n个比较器组，每一个比较器组包括两个比较器。其中，第i个比较器组，用于将第i个参考时钟延迟信号分别与第n-i+1个参考时钟延迟信号以及第n-i个参考时钟延迟信号进行上升沿或者下降沿比较，得到两个温度计码，i依次取1至n。
为了便于理解，举例进行说明，假设参考延迟单元链结构输出的n个参考延迟信号为rf_d[n-1:0]，反馈延迟单元链结构输出的n个反馈延迟信号为fb_d[n-1:0]，则：
rf_d[0]分别和fb_d[n-1]，fb_d[n-2]进行上升沿或下降沿比较，输出therm[0]和therm[1]；
rf_d[1]分别和fb_d[n-2]，fb_d[n-3]进行上升沿或下降沿比较，输出therm[2]和therm[3]；
rf_d[2]分别和fb_d[n-3]，fb_d[n-4]进行上升沿或下降沿比较，输出therm[4]和therm[5]；
…
rf_d[n-1]分别和fb_d[1]，fb_d[0]进行上升沿或下降沿比较，输出therm[2n-2]和therm[2n-1]。
最终该比较器结构可以输出2n个温度计码，输出位宽为2n的信号therm[2n-1:0]，therm[2n-1:0]通过一个温度计码-二进制码转换电路便可转换成m位的二进制数字信号tdc_bin[m-1:0]。
为了降低引入DSM带来的误差，本申请实施例中，通过在转换单元的输出端增加输出优化电路，来降低引入DSM带来的误差。该输出优化电路与转换单元的输出端连接，用于对转换单元输出的数字信号进行预处理，以减小参考时钟信号和反馈时钟信号的相位误差。
一种实施方式下，输出优化电路包括：乘法器和运算器(可以是加法器也可以是减法器)。其中，乘法器的输出端与运算器的输入端连接。乘法器，用于将转换单元输出的数字信号乘以第一预设阈值后输出；运算器，用于将乘法器输出的数字信号加上或减去第二预设阈值后输出。其中，需要说明的是，乘法器也可以用除法器来代替，此时，输出优化电路包括：除法器和运算器。除法器用于将转换单元输出的数字信号乘以第三预设阈值后输出，其中，第一预设阈值与第三预设阈值的乘积为1。
由于输入DSM的数学信号的位宽为m，dsm_in[m-1:0]，其值为2m-1，则DSM的输出信号Y的平均值为：
因此，用于延迟参考时钟信号得到第一信号的延迟单元的延迟约为单位延迟LSB的一半，如果参考时钟信号(rf_clock)和反馈时钟信号(fb_clock)上升沿对齐，那么参考延迟单元链结构的相位误差相比于反馈延迟单元链结构(包括j+k+n个延迟单元)少了半个LSB，也就相当于转换单元输出的tdc_bin[m-1：0]会比实际值约大0.5个LSB。因此，可以通过将tdc_bin[m-1:0]先乘以2，再减去1，来减小这个误差。又一种实施方式下，当反馈延迟单元链结构包括j+n个延迟单元时，参考延迟单元链结构的相位误差相比于反馈延迟单元链结构(包括j+n个延迟单元)多了半个LSB，也就相当于转换单元输出的tdc_bin[m-1]会比实际值约小0.5个LSB，因此，可以通过将tdc_bin[m-1:0]先乘以1/2，再加1，来减小这个误差。
对TDC的噪声进行分析，假设TDC的输入频率是fref，TDC的采样频率为fs，则TDC时间量化噪声功率：其中，Tres为TDC的单位延迟LSB，TDC相位量化噪声功率：由于相位量化噪声功率是在直流(Direct Current，DC)到Nyquist频率(fs/2)范围内均匀分布，则TDC相位量化噪声为：
将其转换为功率谱密度则有：
等效到PLL的输出端的噪声功率谱密度，则有：
对于传统TDC，fs＝fref，而由于本申请通过引入DSM提高了TDC的采样频率，使得fs大于fref，可以看出提高fs的频率，可以显著降低TDC自身的量化噪声对PLL输出信号的噪声的影响。同时通过输出优化电路将引入DSM带来的误差进行优化，使得DSM所引入的自身的量化噪声对PLL整体的相位噪声影响很小，可以忽略。
本申请实施例还提供了一种锁相环，该锁相环包括上述的时间数字转换器、数字滤波器及数字振荡器等，其中，时间数字转换器与数字滤波器连接，数字滤波器连接与数字振荡器连接，TDC输出的数字信号通过数字滤波器和数字振荡器转换成时钟信号。
本申请实施例所提供的锁相环中的时间数字转换器，其实现原理及生成的技术效果和前述时间数字转换器实施例相同，为简要描述，锁相环实施例部分未提及之处，可参考前述时间数字转换器实施例中相应内容。
本申请实例还提供了一种电子设备，包括本体和上述的锁相环，其中锁相环用于为本体提供工作所需的时钟信号。一种实施方式下，本申请实施例提供的电子设备的本体的结构框图如图6所示。所述电子设备包括：收发器、存储器、通讯总线以及处理器。
所述收发器、所述存储器、处理器各元件相互之间直接或间接地电性连接，以实现数据的传输或交互。例如，这些元件相互之间可通过一条或多条通讯总线或信号线实现电性连接。其中，收发器用于收发数据。存储器用于存储计算机程序，包括至少一个可以软件或固件(firmware)的形式存储于所述存储器中或固化在所述电子设备的操作系统(operating system，OS)中的软件功能模块。所述处理器，用于执行存储器中存储的可执行模块包括的软件功能模块或计算机程序。
其中，存储器可以是，但不限于，随机存取存储器(Random Access Memory，RAM)，只读存储器(Read Only Memory，ROM)，可编程只读存储器(Programmable Read-OnlyMemory，PROM)，可擦除只读存储器(Erasable Programmable Read-Only Memory，EPROM)，电可擦除只读存储器(Electric Erasable Programmable Read-Only Memory，EEPROM)等。
处理器可能是一种集成电路芯片，具有信号的处理能力。上述的处理器可以是通用处理器，包括中央处理器(Central Processing Unit，CPU)、网络处理器(NetworkProcessor，NP)等；还可以是数字信号处理器(Digital Signal Processor，DSP)、专用集成电路(Application Specific Integrated Circuit，ASIC)、现场可编程门阵列(FieldProgrammable Gate Array，FPGA)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件。通用处理器可以是微处理器或者该处理器也可以是任何常规的处理器等。
其中，上述的电子设备，包括但不限于计算机、服务器等。
需要说明的是，本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应所述以权利要求的保护范围为准。

Claims (10)

1.一种时间数字转换器，其特征在于，包括：
差分积分调制器，用于对输入的数字信号对应的量化噪声进行整形，并根据整形后的量化噪声生成可动态变化的选择器控制信号；
选择器，所述选择器的第一输入端连接有参考时钟信号，所述选择器的第二输入端连接有第一信号，所述选择器的控制端连接有所述选择器控制信号，所述选择器用于根据所述选择器控制信号选择是以所述参考时钟信号还是以所述第一信号输出，其中，所述第一信号为所述参考时钟信号经过相位延迟后的信号；
与所述选择器的输出端连接的转换单元，所述转换单元，用于对接收的反馈时钟信号以及所述选择器的输出信号进行处理，输出表征所述参考时钟信号与所述反馈时钟信号的相位差的数字信号。
2.根据权利要求1所述的时间数字转换器，其特征在于，所述时间数字转换器还包括：输出优化电路，用于对所述转换单元输出的数字信号进行预处理，以减小所述参考时钟信号和所述反馈时钟信号的相位误差。
3.根据权利要求2所述的时间数字转换器，其特征在于，所述输出优化电路包括：乘法器和运算器；
所述乘法器，用于将所述转换单元输出的数字信号乘以第一预设阈值后输出；
所述运算器，用于将所述乘法器输出的数字信号加上或减去第二预设阈值后输出。
4.根据权利要求1所述的时间数字转换器，其特征在于，所述转换单元包括：与所述选择器的输出端连接的，用于对所述参考时钟信号的相位进行多级延迟的参考延迟单元链结构，所述参考延迟单元链结构包括：前j个延迟单元和后n个延迟单元，j、n均为正整数；
所述前j个延迟单元依次串联，所述前j个延迟单元中的每一个延迟单元的两个输入端的输入信号相同，所述前j个延迟单元中的第一个延迟单元与所述选择器的输出端连接；
针对所述后n个延迟单元中的每一个延迟单元，该延迟单元的第一输入端与前一个延迟单元的输出端连接，该延迟单元的第二输入端与前j个延迟单元的第一输入端连接。
5.根据权利要求1所述的时间数字转换器，其特征在于，所述转换单元包括：用于对所述反馈时钟信号的相位进行多级延的反馈延迟单元链结构，所述反馈延迟单元链结构包括：前j个延迟单元和后n个延迟单元，j、n均为正整数；
所述前j个延迟单元依次串联，所述前j个延迟单元中的每一个延迟单元的两个输入端的输入信号相同，所述前j个延迟单元中的第一个延迟单元与所述反馈时钟信号连接；
针对所述后n个延迟单元中的每一个延迟单元，该延迟单元的第一输入端与前一个延迟单元的输出端连接，该延迟单元的第二输入端与前j个延迟单元的第一输入端连接。
6.根据权利要求5所述的时间数字转换器，其特征在于，所述反馈延迟单元链结构还包括：前k个延迟单元，k为将所述参考时钟信号变为所述第一信号所需的延迟单元的个数，为正整数；
所述前k个延迟单元与所述前j个延迟单元依次串联，所述前k个延迟单元中的每一个延迟单元的两个输入端的输入信号相同。
7.根据权利要求4或5所述的时间数字转换器，其特征在于，针对所述后n个延迟单元中的每一个延迟单元，该延迟单元包括第一反相器和第二反相器，所述第一反相器的延迟系数大于所述第二反相器延迟系数。
8.根据权利要求1所述的时间数字转换器，其特征在于，所述转换单元包括：用于将n个参考时钟延迟信号与n个反馈时钟延迟信号进行上升沿或下降沿比较的比较器结构，所述比较器结构包括：n个比较器组，每一个比较器组包括两个比较器；
第i个比较器组，用于将第i个参考时钟延迟信号分别与第n-i+1个参考时钟延迟信号以及第n-i个参考时钟延迟信号进行比较，得到两个温度计码，i依次取1至n，所述比较器结构输出的2n个温度计码经过转换后得到表征所述参考时钟信号与所述反馈时钟信号的相位差的数字信号。
9.一种锁相环，其特征在于，包括：数字滤波器和如权利要求1-8中任一项所述的时间数字转换器，所述时间数字转换器与所述数字滤波器连接。
10.一种电子设备，其特征在于，包括：本体和如权利要求9所述的锁相环。
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