JPH0661993A - クロック抽出回路とクロック抽出方法 - Google Patents
クロック抽出回路とクロック抽出方法Info
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- JPH0661993A JPH0661993A JP4229133A JP22913392A JPH0661993A JP H0661993 A JPH0661993 A JP H0661993A JP 4229133 A JP4229133 A JP 4229133A JP 22913392 A JP22913392 A JP 22913392A JP H0661993 A JPH0661993 A JP H0661993A
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Abstract
(57)【要約】
【目的】 バイオレーションの影響を受けず，高速の論
理回路を用いる必要のないクロック抽出回路を提供す
る。 【構成】 クロック抽出回路は，エッジ検出回路５０，
および，複数の位相比較回路６１〜６ｎ：５１１〜５１
ｎとこれら位相比較回路の後段に設けられた複数のルー
プフィルタ５２１〜５２ｎとこれらループフィルタの出
力のうち最小の位相差の信号を選択するセレクタ８とこ
のセレクタの選択出力電圧に応答して発振するＶＣＯ５
３とこのＶＣＯの出力を所定の分周率で分周する分周回
路５とで構成される位相同期回路を有し，エッジ検出回
路はバイフェーズ符号化信号の立ち上がり立ち下がりを
パルス列として出力し，複数の位相比較回路はそれぞれ
パルス列と分周回路の出力との一致する期間を検出しこ
の検出信号と分周回路の出力をそれぞれ所定時間遅延し
た信号との位相を比較し，この位相差の最小なものの電
圧に応じてＶＣＯが発振してクロックを出力する。
理回路を用いる必要のないクロック抽出回路を提供す
る。 【構成】 クロック抽出回路は，エッジ検出回路５０，
および，複数の位相比較回路６１〜６ｎ：５１１〜５１
ｎとこれら位相比較回路の後段に設けられた複数のルー
プフィルタ５２１〜５２ｎとこれらループフィルタの出
力のうち最小の位相差の信号を選択するセレクタ８とこ
のセレクタの選択出力電圧に応答して発振するＶＣＯ５
３とこのＶＣＯの出力を所定の分周率で分周する分周回
路５とで構成される位相同期回路を有し，エッジ検出回
路はバイフェーズ符号化信号の立ち上がり立ち下がりを
パルス列として出力し，複数の位相比較回路はそれぞれ
パルス列と分周回路の出力との一致する期間を検出しこ
の検出信号と分周回路の出力をそれぞれ所定時間遅延し
た信号との位相を比較し，この位相差の最小なものの電
圧に応じてＶＣＯが発振してクロックを出力する。
Description
【０００１】
【産業上の利用分野】本発明は、例えば、ディジタルデ
ータ通信の技術分野で用いられるクロック抽出回路に関
するものである。
ータ通信の技術分野で用いられるクロック抽出回路に関
するものである。
【０００２】
【従来の技術】図６の（Ａ）に示すバイフェーズ符号化
されている入力信号ＩＮから，図６（Ｃ）に示すクロッ
クＣＬＫを抽出する回路としては、図７に示す構成のも
のが知られている。図７において、符号５０は入力信号
の立ち上がり及び立ち下がりエッジを検出して図６
（Ｂ）に示すパルス列Ｓ５０に変換するエッジ検出器を
示し、符号２はエッジ検出器５０からのパルス列と図６
（Ｅ）に示す電圧制御形発振器（ＶＣＯ）５３の出力を
２分周した繰り返しパルスとの論理積をとって図６
（Ｆ）に示すジッタを含んだ繰り返しパルスを出力する
ＡＮＤゲート、５１は前記のジッタを含んだ繰り返しパ
ルスＳ２と図６（Ｄ）に示す９０度移相器３からの繰り
返しパルスとの位相差を電圧レベルに変換して出力する
位相比較器を示し、符号５２は位相比較器５１の信号か
ら高調波成分を除去するループフィルタを示し、符号５
３は入力電圧レベルによって発振周波数を制御するＶＣ
Ｏを示し、符号１はＶＣＯ５３から出力される正確なク
ロックを２分周して図６（Ｅ）に示す繰り返しパルスを
出力する分周器を示し、符号３は分周器１の出力の位相
を９０度遅らせて位相比較器５１に出力する移相器を示
す。一点鎖線内は位相同期ループ回路（ＰＬＬ）４を構
成している。抽出されたクロックＣＬＫはＶＣＯ５３か
ら出力される。
されている入力信号ＩＮから，図６（Ｃ）に示すクロッ
クＣＬＫを抽出する回路としては、図７に示す構成のも
のが知られている。図７において、符号５０は入力信号
の立ち上がり及び立ち下がりエッジを検出して図６
（Ｂ）に示すパルス列Ｓ５０に変換するエッジ検出器を
示し、符号２はエッジ検出器５０からのパルス列と図６
（Ｅ）に示す電圧制御形発振器（ＶＣＯ）５３の出力を
２分周した繰り返しパルスとの論理積をとって図６
（Ｆ）に示すジッタを含んだ繰り返しパルスを出力する
ＡＮＤゲート、５１は前記のジッタを含んだ繰り返しパ
ルスＳ２と図６（Ｄ）に示す９０度移相器３からの繰り
返しパルスとの位相差を電圧レベルに変換して出力する
位相比較器を示し、符号５２は位相比較器５１の信号か
ら高調波成分を除去するループフィルタを示し、符号５
３は入力電圧レベルによって発振周波数を制御するＶＣ
Ｏを示し、符号１はＶＣＯ５３から出力される正確なク
ロックを２分周して図６（Ｅ）に示す繰り返しパルスを
出力する分周器を示し、符号３は分周器１の出力の位相
を９０度遅らせて位相比較器５１に出力する移相器を示
す。一点鎖線内は位相同期ループ回路（ＰＬＬ）４を構
成している。抽出されたクロックＣＬＫはＶＣＯ５３か
ら出力される。
【０００３】図７に示した回路の動作について述べる。
図６（Ａ）に示したデータ転送速度がｆ／２のバイフェ
ーズ符号化された入力信号ＩＮは、エッジ検出器５０に
よって図６（Ｂ）に示すパルス列Ｓ５０に変換される。
一方、図６（Ｃ）に示す周波数ｆのＶＣＯ５３の出力Ｃ
ＬＫは分周器１によって図６（Ｅ）に示す２分周された
周波数ｆ／２の繰り返しパルスＳ１に変換される。エッ
ジ検出器５０からのパルス列Ｓ５０は分周器１からの繰
り返しパルスＳ１との論理積を取られ、図６（Ｆ）に示
す繰り返しパルスＳ２に変換される。一般に元の入力信
号ＩＮにはジッタが含まれているため、図６（Ｆ）に示
す繰り返しパルスＳ２の周波数はほぼｆ／２であるがジ
ッタが含まれている。そのため，下記に述べるようにＰ
ＬＬ４によってこのジッタを除去する。
図６（Ａ）に示したデータ転送速度がｆ／２のバイフェ
ーズ符号化された入力信号ＩＮは、エッジ検出器５０に
よって図６（Ｂ）に示すパルス列Ｓ５０に変換される。
一方、図６（Ｃ）に示す周波数ｆのＶＣＯ５３の出力Ｃ
ＬＫは分周器１によって図６（Ｅ）に示す２分周された
周波数ｆ／２の繰り返しパルスＳ１に変換される。エッ
ジ検出器５０からのパルス列Ｓ５０は分周器１からの繰
り返しパルスＳ１との論理積を取られ、図６（Ｆ）に示
す繰り返しパルスＳ２に変換される。一般に元の入力信
号ＩＮにはジッタが含まれているため、図６（Ｆ）に示
す繰り返しパルスＳ２の周波数はほぼｆ／２であるがジ
ッタが含まれている。そのため，下記に述べるようにＰ
ＬＬ４によってこのジッタを除去する。
【０００４】位相比較器５１は図６（Ｆ）に示す繰り返
しパルスＳ２と移相器３によって分周器１からの周波数
ｆ／２の繰り返しパルスＳ１の位相を９０度遅らせた図
６（Ｄ）に示す繰り返しパルスとの位相差に応じて出力
電圧レベルを変化させる。この出力には高調波成分が含
まれるのでループフィルタ５２で除去する。ＶＣＯ５３
はその入力電圧レベルに応じて出力の発振周波数を変化
させる。つまり、９０度移相器３からの繰り返しパルス
の位相が入力信号からの繰り返しパルスよりも進んでい
る場合はＶＣＯ５３の出力周波数が低くなるように制御
され，位相が遅れている場合は高くなるように制御さ
れ、最終的に入力信号ＩＮとＶＣＯ５３の出力ＣＬＫの
位相が合うようにＰＬＬ４が動作する。ＰＬＬ４がロッ
クしたときはＶＣＯ５３の出力はジッタがなくなった正
確なクロックとなる。
しパルスＳ２と移相器３によって分周器１からの周波数
ｆ／２の繰り返しパルスＳ１の位相を９０度遅らせた図
６（Ｄ）に示す繰り返しパルスとの位相差に応じて出力
電圧レベルを変化させる。この出力には高調波成分が含
まれるのでループフィルタ５２で除去する。ＶＣＯ５３
はその入力電圧レベルに応じて出力の発振周波数を変化
させる。つまり、９０度移相器３からの繰り返しパルス
の位相が入力信号からの繰り返しパルスよりも進んでい
る場合はＶＣＯ５３の出力周波数が低くなるように制御
され，位相が遅れている場合は高くなるように制御さ
れ、最終的に入力信号ＩＮとＶＣＯ５３の出力ＣＬＫの
位相が合うようにＰＬＬ４が動作する。ＰＬＬ４がロッ
クしたときはＶＣＯ５３の出力はジッタがなくなった正
確なクロックとなる。
【０００５】
【発明が解決しようとする課題】ところで、上述した従
来のクロック抽出回路には以下のような問題点があっ
た。 （１）ディジタルデータをバイフェーズ符号化すると
き、メッセージの始まりを表すためにバイフェーズ符号
ではあり得ないようなパターン（バイオレーション）を
挿入して、他の通常のデータと区別することが多いが、
図７の様な回路構成では、ＡＮＤゲート２の出力が図６
（Ｆ）に示す繰り返しパルスＳ２にならずにバイオレー
ションのところで周期が乱れてしまうので、バイオレー
ションを検出する度にＶＣＯ５３の発振周波数が乱れ
る。 （２）入力信号ＩＮのデータ転送速度が高速である場
合、位相比較器５１をディジタル論理回路で構成するた
めにはＥＣＬなどの高速の論理回路を用いる必要があ
り、回路の消費電力が増大する。
来のクロック抽出回路には以下のような問題点があっ
た。 （１）ディジタルデータをバイフェーズ符号化すると
き、メッセージの始まりを表すためにバイフェーズ符号
ではあり得ないようなパターン（バイオレーション）を
挿入して、他の通常のデータと区別することが多いが、
図７の様な回路構成では、ＡＮＤゲート２の出力が図６
（Ｆ）に示す繰り返しパルスＳ２にならずにバイオレー
ションのところで周期が乱れてしまうので、バイオレー
ションを検出する度にＶＣＯ５３の発振周波数が乱れ
る。 （２）入力信号ＩＮのデータ転送速度が高速である場
合、位相比較器５１をディジタル論理回路で構成するた
めにはＥＣＬなどの高速の論理回路を用いる必要があ
り、回路の消費電力が増大する。
【０００６】したがって，本発明の目的は、上記問題点
を全て解消することができるクロック抽出回路を提供す
ることにある。
を全て解消することができるクロック抽出回路を提供す
ることにある。
【０００７】
【課題を解決するための手段】本発明は上述した課題を
解決するために、たとえば，図１に示すように，ＶＣＯ
５３から出力される周波数ｆのクロックＣＬＫを１／Ｎ
に分周してパルス幅がＴ（＝１／ｆ）で位相が１８０／
Ｎ度ずつずれた周波数ｆ／ＮのＮ個の繰り返しパルスを
出力する分周・移相器５と、この分周・移相器から出力
されるＮ個の周波数ｆ／Ｎの繰り返しパルスをそれぞれ
Ｔ／２だけ遅らせて出力するＮ個の遅延線路７と、入力
信号と前記のＮ個の繰り返しパルスからＮ個のジッタを
含んだ周波数ｆ／Ｎの繰り返しパルスを取り出す２つの
ＡＮＤゲートからなるパルス抽出器６と、前記のＮ個の
ジッタを含んだ繰り返しパルスと遅延線路から出力され
てＴ／２遅れたＮ個の繰り返しパルスとの位相差をそれ
ぞれ電圧レベルに変換して出力するｎ個の位相比較器５
１１〜５１ｎと、これらの位相比較器の出力から高調波
成分を除去してセレクタに出力するｎ個のループフィル
タ５２１〜５２ｎと、Ｎ個の電圧レベルから最も０に近
いものを選択して出力するセレクタ８と、入力電圧レベ
ルによって発振周波数を制御するＶＣＯ５３と、入力信
号ＩＮの立ち上がり及び立ち下がりエッジを検出してパ
ルスに変換するエッジ検出器５０とを設けている。一点
鎖線内はＰＬＬ９を構成している。抽出されたクロック
はＶＣＯから出力される。
解決するために、たとえば，図１に示すように，ＶＣＯ
５３から出力される周波数ｆのクロックＣＬＫを１／Ｎ
に分周してパルス幅がＴ（＝１／ｆ）で位相が１８０／
Ｎ度ずつずれた周波数ｆ／ＮのＮ個の繰り返しパルスを
出力する分周・移相器５と、この分周・移相器から出力
されるＮ個の周波数ｆ／Ｎの繰り返しパルスをそれぞれ
Ｔ／２だけ遅らせて出力するＮ個の遅延線路７と、入力
信号と前記のＮ個の繰り返しパルスからＮ個のジッタを
含んだ周波数ｆ／Ｎの繰り返しパルスを取り出す２つの
ＡＮＤゲートからなるパルス抽出器６と、前記のＮ個の
ジッタを含んだ繰り返しパルスと遅延線路から出力され
てＴ／２遅れたＮ個の繰り返しパルスとの位相差をそれ
ぞれ電圧レベルに変換して出力するｎ個の位相比較器５
１１〜５１ｎと、これらの位相比較器の出力から高調波
成分を除去してセレクタに出力するｎ個のループフィル
タ５２１〜５２ｎと、Ｎ個の電圧レベルから最も０に近
いものを選択して出力するセレクタ８と、入力電圧レベ
ルによって発振周波数を制御するＶＣＯ５３と、入力信
号ＩＮの立ち上がり及び立ち下がりエッジを検出してパ
ルスに変換するエッジ検出器５０とを設けている。一点
鎖線内はＰＬＬ９を構成している。抽出されたクロック
はＶＣＯから出力される。
【０００８】
【作用】以下，Ｎ＝４の場合について説明する。図１の
回路構成によれば、エッジ検出器５０は図２（Ａ）に示
すデータ転送速度がｆ／２のバイフェーズ符号化された
入力信号ＩＮを図２（Ｂ）に示すパルス列に変換し、４
つに分割してパルス抽出器６に出力する。一方、分周・
移相器５は図２（Ｃ）に示すＶＣＯ５３の出力を図２
（Ｄ）〜（Ｇ）に示す周波数ｆ／４でパルス幅Ｔの４つ
の繰り返しパルスに分周してそれぞれパルス抽出器６と
ｎ個の遅延線路７１〜７ｎに出力する。遅延線路７の各
遅延線路７１〜７ｎは図２（Ｄ）〜（Ｇ）に示す繰り返
しパルスをＴ／２だけ遅らせて図２（Ｈ）〜（Ｋ）に示
す繰り返しパルスにして出力する。パルス抽出器６はエ
ッジ検出器５０からの４つのパルス列と分周・移相器５
からの４つの繰り返しパルスとの論理積をそれぞれとっ
て，図２（Ｌ）〜（Ｏ）に示すパルス列をｎ個の位相比
較器５１１〜５１ｎにそれぞれ出力する。一般に元の入
力信号ＩＮにはジッタが含まれているため、この図２
（Ｌ）〜（Ｏ）に示す繰り返しパルスにもジッタが含ま
れている。また、この場合では入力信号ＩＮを４相に分
けているため、図２（Ｌ）〜（Ｏ）に示す４つのパルス
列のうち２つがほぼ周波数ｆ／４の繰り返しパルスとな
る。図２（Ｌ）〜（Ｏ）ではそのようになっている。周
波数がｆ／４というように，図６（Ｆ）に示したパルス
に比べて遅くなっているので、従来の方法に比べて位相
比較器にＴＴＬなどの遅いものを用いることが出来る。
回路構成によれば、エッジ検出器５０は図２（Ａ）に示
すデータ転送速度がｆ／２のバイフェーズ符号化された
入力信号ＩＮを図２（Ｂ）に示すパルス列に変換し、４
つに分割してパルス抽出器６に出力する。一方、分周・
移相器５は図２（Ｃ）に示すＶＣＯ５３の出力を図２
（Ｄ）〜（Ｇ）に示す周波数ｆ／４でパルス幅Ｔの４つ
の繰り返しパルスに分周してそれぞれパルス抽出器６と
ｎ個の遅延線路７１〜７ｎに出力する。遅延線路７の各
遅延線路７１〜７ｎは図２（Ｄ）〜（Ｇ）に示す繰り返
しパルスをＴ／２だけ遅らせて図２（Ｈ）〜（Ｋ）に示
す繰り返しパルスにして出力する。パルス抽出器６はエ
ッジ検出器５０からの４つのパルス列と分周・移相器５
からの４つの繰り返しパルスとの論理積をそれぞれとっ
て，図２（Ｌ）〜（Ｏ）に示すパルス列をｎ個の位相比
較器５１１〜５１ｎにそれぞれ出力する。一般に元の入
力信号ＩＮにはジッタが含まれているため、この図２
（Ｌ）〜（Ｏ）に示す繰り返しパルスにもジッタが含ま
れている。また、この場合では入力信号ＩＮを４相に分
けているため、図２（Ｌ）〜（Ｏ）に示す４つのパルス
列のうち２つがほぼ周波数ｆ／４の繰り返しパルスとな
る。図２（Ｌ）〜（Ｏ）ではそのようになっている。周
波数がｆ／４というように，図６（Ｆ）に示したパルス
に比べて遅くなっているので、従来の方法に比べて位相
比較器にＴＴＬなどの遅いものを用いることが出来る。
【０００９】パルス幅が小さいときには単安定マルチバ
イブレータなどでパルス幅を広げることも出来る。ここ
で、図２（Ｍ）に示したパルスがジッタが少ないとす
る。ところで、各位相比較器５１１〜５１ｎはパルス抽
出器６からの繰り返しパルスと分周・移相器５と遅延線
路７１〜７ｎから出力された繰り返しパルスとの位相差
を比較して、その位相差に応じて出力電圧レベルを変化
させる。この場合、位相比較の対象となる図２（Ｌ）〜
（Ｏ）に示したパルスと図２（Ｈ）〜（Ｋ）に示した４
つのパルスの組合せのうち図２（Ｍ）に示すパルスと図
２（Ｉ）に示すパルスとの４つの組の位相差のうちで最
も小さくなるので、この組の位相比較を行なう位相比較
器５１１〜５１ｎから最も０に近い電圧が出力される。
各ループフィルタ５２１〜５２ｎはそれぞれの位相比較
器５１１〜５１ｎの出力から高調波成分を除去してセレ
クタ８に出力し、セレクタ８は４つの電圧レベルのうち
最も０に近いものを選択してＶＣＯ５３に出力する。つ
まりこの場合では、図２（Ｍ）に示すパルスと図２
（Ｉ）に示すパルスとの位相差から得られた電圧レベル
がセレクタ８によって選択されてＶＣＯ５３に出力され
る。
イブレータなどでパルス幅を広げることも出来る。ここ
で、図２（Ｍ）に示したパルスがジッタが少ないとす
る。ところで、各位相比較器５１１〜５１ｎはパルス抽
出器６からの繰り返しパルスと分周・移相器５と遅延線
路７１〜７ｎから出力された繰り返しパルスとの位相差
を比較して、その位相差に応じて出力電圧レベルを変化
させる。この場合、位相比較の対象となる図２（Ｌ）〜
（Ｏ）に示したパルスと図２（Ｈ）〜（Ｋ）に示した４
つのパルスの組合せのうち図２（Ｍ）に示すパルスと図
２（Ｉ）に示すパルスとの４つの組の位相差のうちで最
も小さくなるので、この組の位相比較を行なう位相比較
器５１１〜５１ｎから最も０に近い電圧が出力される。
各ループフィルタ５２１〜５２ｎはそれぞれの位相比較
器５１１〜５１ｎの出力から高調波成分を除去してセレ
クタ８に出力し、セレクタ８は４つの電圧レベルのうち
最も０に近いものを選択してＶＣＯ５３に出力する。つ
まりこの場合では、図２（Ｍ）に示すパルスと図２
（Ｉ）に示すパルスとの位相差から得られた電圧レベル
がセレクタ８によって選択されてＶＣＯ５３に出力され
る。
【００１０】ＶＣＯ５３は入力電圧レベルに応じて出力
発振周波数を変化させるので、この場合には図２（Ｍ）
に示すパルスと図２（Ｉ）に示すパルスとの位相が合う
ようにＶＣＯ５３の出力発振周波数が変化する。完全に
位相が合ってＰＬＬ９がロックしたときは、ＶＣＯ５３
の出力はジッタがない正確なクロックとなる。
発振周波数を変化させるので、この場合には図２（Ｍ）
に示すパルスと図２（Ｉ）に示すパルスとの位相が合う
ようにＶＣＯ５３の出力発振周波数が変化する。完全に
位相が合ってＰＬＬ９がロックしたときは、ＶＣＯ５３
の出力はジッタがない正確なクロックとなる。
【００１１】次に，図３に示すようにデータ転送速度が
ｆ／２のバイフェーズ符号化された入力信号ＩＮの中に
バイオレーションが含まれている場合を考える。この場
合もＮ＝４とする。この場合、パルス抽出器６からの４
つのパルス列は図３（Ｌ）〜（Ｏ）に示したパルスにな
るが、バイオレーションのためにこのうち図３（Ｏ）に
示すパルスだけがほぼ周波数ｆ／４の繰り返しパルスと
なる。したがって、図３（Ｏ）に示すパルスと図３
（Ｋ）に示すパルスとの位相差が４つの組の位相差のう
ちで最も小さくなるので、この組の位相比較を行なう位
相比較器５１１〜５１ｎの対応するものから最も０に近
い電圧が出力される。よって、位相比較器とループフィ
ルタから得られた４つの電圧レベルのうち、図３（Ｏ）
に示すパルスと図３（Ｋ）に示すパルスとから得られた
電圧レベルがセレクタ８によって選択されてＶＣＯ５３
に出力され、従って，ＶＣＯ５３は図３（Ｏ）に示すパ
ルスと図３（Ｋ）に示すパルスとの位相が合うようにそ
の出力発振周波数を変化させる。このように、バイオレ
ーションが入力に含まれている場合でも、位相が合うよ
うにＶＣＯを動作させることが出来る。
ｆ／２のバイフェーズ符号化された入力信号ＩＮの中に
バイオレーションが含まれている場合を考える。この場
合もＮ＝４とする。この場合、パルス抽出器６からの４
つのパルス列は図３（Ｌ）〜（Ｏ）に示したパルスにな
るが、バイオレーションのためにこのうち図３（Ｏ）に
示すパルスだけがほぼ周波数ｆ／４の繰り返しパルスと
なる。したがって、図３（Ｏ）に示すパルスと図３
（Ｋ）に示すパルスとの位相差が４つの組の位相差のう
ちで最も小さくなるので、この組の位相比較を行なう位
相比較器５１１〜５１ｎの対応するものから最も０に近
い電圧が出力される。よって、位相比較器とループフィ
ルタから得られた４つの電圧レベルのうち、図３（Ｏ）
に示すパルスと図３（Ｋ）に示すパルスとから得られた
電圧レベルがセレクタ８によって選択されてＶＣＯ５３
に出力され、従って，ＶＣＯ５３は図３（Ｏ）に示すパ
ルスと図３（Ｋ）に示すパルスとの位相が合うようにそ
の出力発振周波数を変化させる。このように、バイオレ
ーションが入力に含まれている場合でも、位相が合うよ
うにＶＣＯを動作させることが出来る。
【００１２】
【実施例】図４は本発明の一実施例の構成を示す図であ
る。なお、Ｎ＝４としている。図４において、符号１０
は入力信号ＩＮを遅らせる遅延線路を示し、排他的論理
和ゲート１１において遅延線路１０の出力と入力信号Ｉ
Ｎとの排他的論理和をとることによって入力信号ＩＮの
エッジを検出する。符号１７は２ビットのカウンタを示
し，キャリから周波数ｆ／４でパルス幅Ｔの繰り返しパ
ルスを出力する。符号１６は４ビットのシフトレジスタ
を示し，２ビットのカウンタ１７から得られた繰り返し
パルスをＴずつ遅らせていってパルス抽出器内のＡＮＤ
ゲート１２と遅延線路１４に出力する。ＡＮＤゲート１
２はパルスの抽出を行なう。遅延線路１４はＤフリッブ
フロップで、インバータ１８によって位相が反転した周
波数ｆのクロックで４ビットのシフトレジスタ１６から
の繰り返しパルスをサンプルすることによってこの繰り
返しパルスをＴ／２だけ遅らせる。符号１３は位相比較
器とループフィルタをまとめた回路を示し，例えばモト
ローラ社のＭＣ４０４４または同様の回路を用いること
が出来る。符号１５は図４および図５（Ａ）に示したよ
うな２入力のセレクタ（ＳＬ）を示し，これを図４に示
すように３つ組み合わせて用いることによって４入力の
セレクタを実現できる。
る。なお、Ｎ＝４としている。図４において、符号１０
は入力信号ＩＮを遅らせる遅延線路を示し、排他的論理
和ゲート１１において遅延線路１０の出力と入力信号Ｉ
Ｎとの排他的論理和をとることによって入力信号ＩＮの
エッジを検出する。符号１７は２ビットのカウンタを示
し，キャリから周波数ｆ／４でパルス幅Ｔの繰り返しパ
ルスを出力する。符号１６は４ビットのシフトレジスタ
を示し，２ビットのカウンタ１７から得られた繰り返し
パルスをＴずつ遅らせていってパルス抽出器内のＡＮＤ
ゲート１２と遅延線路１４に出力する。ＡＮＤゲート１
２はパルスの抽出を行なう。遅延線路１４はＤフリッブ
フロップで、インバータ１８によって位相が反転した周
波数ｆのクロックで４ビットのシフトレジスタ１６から
の繰り返しパルスをサンプルすることによってこの繰り
返しパルスをＴ／２だけ遅らせる。符号１３は位相比較
器とループフィルタをまとめた回路を示し，例えばモト
ローラ社のＭＣ４０４４または同様の回路を用いること
が出来る。符号１５は図４および図５（Ａ）に示したよ
うな２入力のセレクタ（ＳＬ）を示し，これを図４に示
すように３つ組み合わせて用いることによって４入力の
セレクタを実現できる。
【００１３】図５（Ｂ）に示す回路は図４および図５
（Ａ）に示したセレクタの詳細回路図であり，比較増幅
回路１５１，アナログスイッチ１５２，１５３，インバ
ータ１５４を図示のごとく接続して構成されている。こ
の回路はＦＥＴなどを用いて実現できる。符号５３はＶ
ＣＯを示す。出力クロックＣＬＫはＶＣＯ５３の出力か
ら得られる。
（Ａ）に示したセレクタの詳細回路図であり，比較増幅
回路１５１，アナログスイッチ１５２，１５３，インバ
ータ１５４を図示のごとく接続して構成されている。こ
の回路はＦＥＴなどを用いて実現できる。符号５３はＶ
ＣＯを示す。出力クロックＣＬＫはＶＣＯ５３の出力か
ら得られる。
【００１４】この実施例のほか、分周・移相器はＤフリ
ップフロップとインバータを組み合わせて構成してもよ
い。またセレクタは位相比較器とループフィルタの各出
力をＡ／Ｄ変換してその値の大小によって出力を選択す
るような構成でもよい。
ップフロップとインバータを組み合わせて構成してもよ
い。またセレクタは位相比較器とループフィルタの各出
力をＡ／Ｄ変換してその値の大小によって出力を選択す
るような構成でもよい。
【００１５】
【発明の効果】以上説明したように、本発明によれば、
バイフェーズ符号化された入力信号にバイオレーション
が含まれていても、バイオレーションのところでＶＣＯ
の発振周波数が乱れることがない。また本発明によれ
ば，位相比較器にＥＣＬなどの高速な論理回路を用いな
くてもよいので消費電力が少なくて済むなどの効果が得
られる。
バイフェーズ符号化された入力信号にバイオレーション
が含まれていても、バイオレーションのところでＶＣＯ
の発振周波数が乱れることがない。また本発明によれ
ば，位相比較器にＥＣＬなどの高速な論理回路を用いな
くてもよいので消費電力が少なくて済むなどの効果が得
られる。
【図１】本発明の実施例によるクロック抽出回路の構成
を示すブロック図である。
を示すブロック図である。
【図２】本発明の実施例によるクロック抽出回路の動作
を説明するためのタイミングチャートである。
を説明するためのタイミングチャートである。
【図３】本発明の実施例によるクロック抽出回路のバイ
フェーズ符号化された入力信号にバイオレーションが含
まれているときの動作を説明するためのタイミングチャ
ートである。
フェーズ符号化された入力信号にバイオレーションが含
まれているときの動作を説明するためのタイミングチャ
ートである。
【図４】本発明の実施例を示す回路図である。
【図５】図４に示したセレクタの構成例を示す回路図で
ある。
ある。
【図６】従来のクロック抽出回路の動作を示すタイミン
グチャートである。
グチャートである。
【図７】従来のクロック抽出回路の構成を示すブロック
図である。
図である。
５０ エッジ検出器 ５１ 位相比較器 ５２ ループフィルタ ５３ ＶＣＯ
Claims (6)
- 【請求項１】電圧制御形発振器（ＶＣＯ）から出力され
る周波数ｆのクロックを１／Ｎに分周して、パルス幅が
Ｔ（＝１／ｆ）で位相が１８０／Ｎ度ずつずれた周波数
ｆ／ＮのＮ個の繰り返しパルスを出力する分周・移相器
と、 前記の分周・移相器から出力される周波数ｆ／ＮのＮ個
の繰り返しパルスのそれぞれをＴ／２だけ遅らせて出力
するＮ個の遅延線路と、 入力パルス列と前記のＮ個の繰り返しパルスから、Ｎ個
のジッタを含んだ周波数ｆ／Ｎの繰り返しパルスを取り
出すパルス抽出器と、 前記のＮ個のジッタを含んだ繰り返しパルスと分周・移
相器から出力されるＮ個の繰り返しパルスとの位相差を
電圧レベルに変換して出力するＮ個の位相比較器と、 位相比較器の出力から高調波成分を除去してセレクタに
出力するループフィルタと、 Ｎ個の電圧レベルから最も０に近いものを選択して出力
するセレクタと、 入力電圧レベルによって発振周波数を制御するＶＣＯ
と、 入力信号の立ち上がりおよび立ち下がりエッジを検出し
てパルス列に変換するエッジ検出器とを有することを特
徴とするクロック抽出回路。 - 【請求項２】前記パルス抽出器，前記位相比較器，前記
ループフィルタ，前記セレクタ，前記ＶＣＯ，前記分周
・移相回路，および，遅延線路が位相同期回路（ＰＬ
Ｌ）を構成し，前記入力信号の立ち上がりおよび立ち下
がりエッジを検出したパルス列に基づいて前記ＶＣＯか
ら前記クロックを出力する請求項１記載のクロック抽出
回路。 - 【請求項３】前記入力信号はバイフェーズ符号化信号で
あり， 前記エッジ検出器はこの符号化信号の立ち上がり，立ち
下がりをパルス列として検出して上記パルス抽出器に印
加する請求項１または２記載のクロック抽出回路。 - 【請求項４】エッジ検出回路と， 構成される複数の位相比較回路と，これらの位相比較回
路の後段に設けられた複数のループフィルタと，これら
の複数のループフィルタの出力のうち最小の位相差の信
号を選択するセレクタと，このセレクタの出力電圧に応
答して発振する電圧制御形発振回路（ＶＣＯ）と，この
ＶＣＯの出力を所定の分周率で分周する分周回路とで構
成される位相同期回路とを有し前記エッジ検出回路はバ
イフェーズ符号化信号の立ち上がり，立ち下がりをパル
ス列として出力し， 前記複数の位相比較回路はそれぞれ，該パルス列と前記
分周回路の出力との一致する期間を検出し，この検出信
号と前記分周回路の出力をそれぞれ所定時間遅延した信
号との位相を比較し， この位相差の最小なものに応じて前記ＶＣＯが発振して
クロックを出力するクロック抽出回路。 - 【請求項５】バイフェーズ符号化信号の立ち上がり，立
ち下がりをパルス列として出力し， 複数の位相比較回路と，これらの位相比較回路の後段に
設けられた複数のループフィルタと，これらの複数のル
ープフィルタの出力のうち最小の位相差の信号を選択す
るセレクタと，このセレクタの出力電圧に応答して発振
する電圧制御形発振回路（ＶＣＯ）と，このＶＣＯの出
力を所定の分周率で分周する分周回路とで構成される位
相同期回路において，前記パルス列と前記分周回路の出
力との一致する期間を検出し，この検出信号と前記分周
回路の出力をそれぞれ所定時間遅延した信号との位相を
比較し，この位相差の最小なものに応じて前記ＶＣＯが
発振してクロックを出力するクロック抽出方法。 - 【請求項６】電圧制御形発振器（ＶＣＯ）から出力され
る周波数ｆのクロックを１／Ｎに分周し，パルス幅がＴ
（＝１／ｆ）で位相が１８０／Ｎ度ずつずれた周波数ｆ
／ＮのＮ個の繰り返しパルスを出力し， 前記の分周・移相された信号の周波数ｆ／ＮのＮ個の繰
り返しパルスのそれぞれをＴ／２だけ遅らせ， 入力パルス列と前記のＮ個の繰り返しパルスから、Ｎ個
のジッタを含んだ周波数ｆ／Ｎの繰り返しパルスを取り
出し， 前記のＮ個のジッタを含んだ繰り返しパルスと前記分周
・移相させた出力されるＮ個の繰り返しパルスとの位相
差を電圧レベルに変換し， 該位相比較結果から高調波成分を除去し， Ｎ個の電圧レベルから最も０に近いものを選択して出力
し， 入力電圧レベルによって発振周波数を制御し， 入力信号の立ち上がりおよびび立ち下がりエッジを検出
してパルス列に変換することを特徴とするクロック抽出
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4229133A JPH0661993A (ja) | 1992-08-05 | 1992-08-05 | クロック抽出回路とクロック抽出方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4229133A JPH0661993A (ja) | 1992-08-05 | 1992-08-05 | クロック抽出回路とクロック抽出方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0661993A true JPH0661993A (ja) | 1994-03-04 |
Family
ID=16887277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4229133A Pending JPH0661993A (ja) | 1992-08-05 | 1992-08-05 | クロック抽出回路とクロック抽出方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0661993A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002071325A1 (fr) * | 2001-03-02 | 2002-09-12 | Sony Corporation | Puce pour lecteur/scripteur sans contact ayant une fonction pour gerer l'alimentation electrique |
| CN112311391A (zh) * | 2020-10-23 | 2021-02-02 | 海光信息技术股份有限公司 | 一种时间数字转换器、锁相环及电子设备 |
-
1992
- 1992-08-05 JP JP4229133A patent/JPH0661993A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002071325A1 (fr) * | 2001-03-02 | 2002-09-12 | Sony Corporation | Puce pour lecteur/scripteur sans contact ayant une fonction pour gerer l'alimentation electrique |
| US7554383B2 (en) | 2001-03-02 | 2009-06-30 | Sony Corporation | Chip for non-contact reader/writer having power-supply management function |
| US7821322B2 (en) | 2001-03-02 | 2010-10-26 | Sony Corporation | Chip for non-contact reader/writer having power-supply management function |
| CN112311391A (zh) * | 2020-10-23 | 2021-02-02 | 海光信息技术股份有限公司 | 一种时间数字转换器、锁相环及电子设备 |
| CN112311391B (zh) * | 2020-10-23 | 2024-01-23 | 海光信息技术股份有限公司 | 一种时间数字转换器、锁相环及电子设备 |
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