CN108540128B - 一种时钟分频电路及其分频方法 - Google Patents

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Abstract

本发明公开了一种时钟分频电路及其分频方法。该时钟分频电路包括计数器、第一锁存器、第二锁存器、反相器、同步器和与门，其中，计数器的输出端连接第一锁存器的输入端，第一锁存器的输出端连接与门的输入端，计数器的输出端连接同步器的输入端，同步器输出端连接第二锁存器的输入端，第二锁存器的输出端连接与门的输入端，反相器的输出端连接第二锁存器的输入端，外部输入信号作为时钟源时钟输入计数器、第一锁存器和反相器；本发明由于采用了三分之二时钟分频电路和分频方法，能够更好地实现芯片功耗与性能相平衡，能够实现精确的三分之二分频定时，使得芯片系统能够实现更多频率选择。

Description

一种时钟分频电路及其分频方法
技术领域
本发明涉及集成电路设计技术领域， 尤其涉及一种时钟分频电路及其分频方法。
背景技术
现有的偶数时钟分频（二、四分频）电路结构，如图1所示，该偶数时钟分频电路，该时钟分频电路由一个计数器、一个反相器和一个触发器组成，即可完成对时钟的分频功能。现有偶数时钟分频电路的工作原理，是把输入的时钟源时钟信号作为计数脉冲，由于计数器的输出端是按一定规律输出脉冲的，所以对不同的端口输出的信号脉冲，就可以看作是对输入信号的“分频”，而分频频率的工作过程，则由选用的计数器所决定，因此，如果选用的是二进制计数器，则是二分频时钟电路，如果选用的是四分频计数器，则是四分频时钟电路，以此类推。因此，计数器计数计满后，会向触发器发送一个使能信号，触发器接收到使能信号后，就会接收经反相器处理过后的源时钟信号，最后由触发器输出最后分频时钟。但是，芯片采用现有的偶数时钟分频电路及其分频方法之后，虽然芯片的功耗成倍下降，但其运算速度也会成倍下降，导致芯片的功耗与速度二者无法兼得，不能达到设计要求。
发明内容
针对上述现有技术中存在的不足，本发明的目的是，提供一种时钟分频电路及其分频方法，能够保持芯片功耗与性能平衡的时钟分频方案，该时钟分频方案能够对时钟源时钟进行三分之二分频功能，从而达到让芯片性能与功耗平衡的目的。
为了达到上述技术目的，本发明所采用的技术方案是：
一种时钟分频电路，其特征在于，所述时钟分频电路包括计数器、第一锁存器、第二锁存器、反相器、同步器和与门，其中，计数器的输出端连接第一锁存器的输入端，第一锁存器的输出端连接与门的输入端，计数器的输出端连接同步器的输入端，同步器输出端连接第二锁存器的输入端，第二锁存器的输出端连接与门的输入端，反相器的输出端连接第二锁存器的输入端，外部输入信号作为时钟源时钟输入计数器、第一锁存器和反相器；
计数器将时钟源时钟进行三分频处理后输出第一时钟，第一锁存器将时钟源时钟和第一时钟锁存后输出第二时钟，反相器将时钟源时钟翻转后输出第三时钟，同步器将第一时钟和第三时钟同步后输出第四时钟，第二锁存器将第三时钟和第四时钟锁存后输出第五时钟，与门将第二时钟和第五时钟相与后输出三分之二时钟。
一种时钟分频电路的分频方法，具体步骤为：
步骤1：外部输入信号作为时钟源时钟，计数器将时钟源时钟进行三分频处理后输出第一时钟；
步骤2：第一时钟和时钟源时钟经第一锁存器锁存后输出第二时钟；
步骤3：时钟源时钟经反相器翻转后输出第三时钟；
步骤4：第一时钟和第三时钟经同步器同步后输出第四时钟；
步骤5：第三时钟和第四时钟经第二锁存器锁存后输出第五时钟；
步骤6：第二时钟和第五时钟经与门相与后输出三分之二时钟。
本发明由于采用了三分之二时钟分频电路和分频方法，所获得的有益效果是：
1．该方案对时钟分频的处理处于二、四分频的中间态，能够更好地实现芯片功耗与性能相平衡；
2．该方案能够实现精确的三分之二分频定时；
3．该方案能够在常规的偶数分频中增加一个选择，使得芯片系统能够实现更多频率选择。
下面结合附图和具体实施方式对本发明做进一步说明。
附图说明
图1是现有的时钟分频电路结构图。
图2是本发明具体实施的时钟分频电路结构图。
图3是本发明具体实施的时钟分频电路时钟信号图。
具体实施方式
如图2所示，为本发明具体实施的时钟分频电路结构图。该时钟分频电路的具体部件包括计数器、第一锁存器、第二锁存器、反相器、同步器和与门，其中，计数器的输出端连接第一锁存器的输入端，第一锁存器的输出端连接与门的输入端，计数器的输出端连接同步器的输入端，同步器输出端连接第二锁存器的输入端，第二锁存器的输出端连接与门的输入端，反相器的输出端连接第二锁存器的输入端，外部输入信号作为时钟源时钟输入计数器、第一锁存器和反相器。
本发明时钟分频电路的输入信号是芯片的时钟源时钟，时钟分频电路的输出信号三分之二时钟既是时钟源时钟的三分之二分频时钟，时钟分频电路的各个部件的输入输出信号如下表所示：
。
如图2所示，为本发明具体实施的时钟分频电路的时钟信号工作过程，步骤如下：
步骤1：外部输入信号作为时钟源时钟，计数器将时钟源时钟进行三分频处理后输出第一时钟；
步骤2：第一时钟和时钟源时钟经第一锁存器锁存后输出第二时钟；
步骤3：时钟源时钟经反相器翻转后输出第三时钟；
步骤4：第一时钟和第三时钟经同步器同步后输出第四时钟；
步骤5：第三时钟和第四时钟经第二锁存器锁存后输出第五时钟；
步骤6：第二时钟和第五时钟经与门相与后输出三分之二时钟。
如图3所示，为本发明具体实施的时钟分频电路工作过程中，各个部件输出的时钟信号图。具体实施的时钟分频电路工作过程中，计数器将时钟源时钟进行三分频处理后输出第一时钟，第一锁存器将时钟源时钟和第一时钟锁存后输出第二时钟，反相器将时钟源时钟翻转后输出第三时钟，同步器将第一时钟和第三时钟同步后输出第四时钟，第二锁存器将第三时钟和第四时钟锁存后输出第五时钟，与门将第二时钟和第五时钟相与后输出三分之二时钟。如图3所示，本发明具体实施的时钟分频电路各个部件输出的时钟信号显示，本发明的时钟分频电路能够实现芯片功耗与性能达到平衡状态。
本发明并不限于上文讨论的实施方式，以上对具体实施方式的描述旨在于为了描述和说明本发明涉及的技术方案。基于本发明启示的显而易见的变换或替代也应当被认为落入本发明的保护范围；以上的具体实施方式用来揭示本发明的最佳实施方法，以使得本领域的普通技术人员能够应用本发明的多种实施方式以及多种替代方式来达到本发明的目的。

Claims (2)

1.一种时钟分频电路，其特征在于，所述时钟分频电路包括计数器、第一锁存器、第二锁存器、反相器、同步器和与门，其中，计数器的输出端连接第一锁存器的输入端，第一锁存器的输出端连接与门的输入端，计数器的输出端连接同步器的输入端，同步器输出端连接第二锁存器的输入端，第二锁存器的输出端连接与门的输入端，反相器的输出端连接第二锁存器的输入端，外部输入信号作为时钟源时钟输入计数器、第一锁存器和反相器；
所述计数器将所述时钟源时钟进行三分频处理后输出第一时钟；所述时钟源时钟作为所述第一锁存器的数据信号输入，所述第一时钟作为所述第一锁存器的使能信号输入，所述第一锁存器将所述时钟源时钟和所述第一时钟锁存后输出第二时钟，所述第一锁存器高电平有效；所述反相器将所述时钟源时钟翻转后输出第三时钟；所述第一时钟作为所述同步器的数据信号输入，所述第三时钟作为所述同步器的时钟脉冲输入，所述同步器将所述第一时钟和所述第三时钟同步后输出第四时钟，所述同步器由时钟上升沿锁存输出，实现时钟同步功能；所述第三时钟作为所述第二锁存器的数据信号输入，所述第四时钟作为所述第二锁存器的使能信号输入，所述第二锁存器将所述第三时钟和所述第四时钟锁存后输出第五时钟，所述第二锁存器高电平有效；与门将所述第二时钟和所述第五时钟相与后输出三分之二时钟。
2.一种用于权利要求1所述的时钟分频电路的分频方法，其特征在于，所述分频方法的具体步骤为：
步骤1：外部输入信号作为时钟源时钟，计数器将时钟源时钟进行三分频处理后输出第一时钟；
步骤2：第一时钟和时钟源时钟经第一锁存器锁存后输出第二时钟；
步骤3：时钟源时钟经反相器翻转后输出第三时钟；
步骤4：第一时钟和第三时钟经同步器同步后输出第四时钟；
步骤5：第三时钟和第四时钟经第二锁存器锁存后输出第五时钟；
步骤6：第二时钟和第五时钟经与门相与后输出三分之二时钟；
其中，所述时钟源时钟作为所述第一锁存器的数据信号输入，所述第一时钟作为所述第一锁存器的使能信号输入，所述第三时钟作为所述第二锁存器的数据信号输入，所述第四时钟作为所述第二锁存器的使能信号输入，所述第一时钟作为所述同步器的数据信号输入，所述第三时钟作为所述同步器的时钟脉冲输入。
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