TWI660587B - 具有分時及分頻啟動機制的時脈產生系統及方法 - Google Patents

具有分時及分頻啟動機制的時脈產生系統及方法 Download PDF

Info

Publication number
TWI660587B
TWI660587B TW107126372A TW107126372A TWI660587B TW I660587 B TWI660587 B TW I660587B TW 107126372 A TW107126372 A TW 107126372A TW 107126372 A TW107126372 A TW 107126372A TW I660587 B TWI660587 B TW I660587B
Authority
TW
Taiwan
Prior art keywords
clock
branch
frequency
output
main
Prior art date
Application number
TW107126372A
Other languages
English (en)
Other versions
TW202008730A (zh
Inventor
曹睿彰
黃振國
劉博偉
Original Assignee
瑞昱半導體股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 瑞昱半導體股份有限公司 filed Critical 瑞昱半導體股份有限公司
Priority to TW107126372A priority Critical patent/TWI660587B/zh
Application granted granted Critical
Publication of TWI660587B publication Critical patent/TWI660587B/zh
Priority to US16/526,066 priority patent/US10693478B2/en
Priority to CN201910696214.XA priority patent/CN110780702B/zh
Publication of TW202008730A publication Critical patent/TW202008730A/zh

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/06—Clock generators producing several clock signals
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

一種具有分時及分頻啟動機制的時脈產生系統，包括：產生主要時脈訊號的時脈源處理電路及依照順序分別進行分支時脈產生程序的時脈分支電路。時脈分支電路分別包含：除頻單元及處理單元。除頻單元接收主要時脈訊號，以在分支時脈產生程序進行時根據除頻數除頻並輸出分支時脈訊號。處理單元控制除頻單元在分支時脈產生程序進行前不輸出分支時脈訊號，並在分支時脈產生程序開始後使除頻數逐步調降，以使除頻單元產生的分支時脈訊號的分支頻率自起始頻率逐步調增至最終頻率以完成分支時脈產生程序。

Description

具有分時及分頻啟動機制的時脈產生系統 及方法
本發明是有關於時脈產生技術，且特別是有關於一種具有分時及分頻啟動機制的時脈產生系統及方法。
在傳統電路中，常使用時脈樹對源頭的時脈訊號進行分支，以傳送至不同的電路區塊。然而，隨著晶片的尺寸愈來愈大以及操作頻率愈來愈高，時脈樹在所產生的分支時脈推動負載數目愈多且操作頻率瞬間上升幅度過大時，容易造成瞬間電壓衰退過大的問題，進而造成電路的動作錯誤。
因此，如何設計一個新的一種具有分時及分頻啟動機制的時脈產生系統及方法，以解決上述的缺失，乃為此一業界亟待解決的問題。
本發明之目的在於提供一種具有分時及分頻啟動機制的時脈產生系統，包括：時脈源處理電路以及複數時脈分支電路。時脈源處理電路配置以產生主要時脈訊號。時脈分支電路依照一順序分別進行分支時脈產生程序，時脈分支電路分別包含：除頻單元以及處理單元。除頻單元配置以接收主要時脈訊號，以在分支時脈產生程序進行時根據除頻數進行除頻並輸出分支時脈訊號。處理單元控制除頻單元在分支時脈產生程序進行前不輸出分支時脈訊號，並在分支時脈產生程序開始後使除頻數自大於一的起始除頻數依時序逐步調降至最終除頻數，以使除頻單元產生的分支時脈訊號的分支頻率自起始頻率逐步調增至最終頻率以完成分支時脈產生程序。
本發明之另一目的在於提供一種具有分時及分頻啟動機制的時脈產生方法，包括：使時脈源處理電路產生主要時脈訊號；使複數時脈分支電路各包含的處理單元，控制時脈分支電路各包含的除頻單元在分支時脈產生程序進行前不輸出分支時脈訊號；以及使時脈分支電路依照順序分別進行分支時脈產生程序，分支時脈產生程序包含：使除頻單元接收主要時脈訊號，以根據除頻數進行除頻並輸出分支時脈訊號；以及使處理單元控制除頻單元使除頻數自大於一的起始除頻數依時序逐步調降至最終除頻數，以使除頻單元產生的分支時脈訊號的分支頻率自起始頻率逐步調增至最終頻率以完成分支時脈產生程序。
應用本發明之優點在於時脈產生系統可藉由分時及分頻的方式啟動並產生分支時脈訊號，達到在分支時脈的 推動負載數目較大時，避免瞬間電壓衰退過大的情形發生的功效。
1‧‧‧時脈產生系統
10‧‧‧時脈源處理電路
100‧‧‧鎖相迴路電路
102‧‧‧時脈輸出電路
12‧‧‧一組時脈分支電路
200‧‧‧時脈輸出除頻單元
202‧‧‧時脈輸出處理單元
400‧‧‧除頻單元
402‧‧‧處理單元
700‧‧‧時脈產生方法
701-707‧‧‧步驟
BM1-BMN‧‧‧時脈分支電路
CB1-CBN‧‧‧電路區塊
CLK‧‧‧原始時脈訊號
CLKB1-CLKBN‧‧‧分支時脈訊號
CLKS‧‧‧主要時脈訊號
Dini‧‧‧起始訊號
D1-DN‧‧‧驅動訊號
FC‧‧‧調頻指令
GC、GC1‧‧‧控制訊號
T1-T2‧‧‧時間
TS1-TS6‧‧‧時序
第1圖為本發明一實施例中，一種具有分時及分頻啟動機制的時脈產生系統的方塊圖；第2圖為本發明一實施例中，時脈輸出電路的方塊圖；第3圖為本發明一實施例中，主要時脈訊號在主要時脈產生程序進行時的波形圖；第4圖為本發明一實施例中，時脈分支電路的方塊圖；第5圖為本發明一實施例中，主要時脈訊號以及分支時脈訊號的波形圖；第6圖為本發明一實施例中，分支時脈訊號以及時脈分支電路所產生的驅動訊號的波形圖；以及第7圖為本發明一實施例中，時脈產生方法的流程圖。
請參照第1圖。第1圖為本發明一實施例中，一種具有分時及分頻啟動機制的時脈產生系統1的方塊圖。
時脈產生系統1包括時脈源處理電路10以及一組時脈分支電路12。其中，該組時脈分支電路12實際上包含N個時脈分支電路BM1-BMN，每個時脈分支電路BM1-BMN可視為一個分支區塊。
時脈源處理電路10包括鎖相迴路電路100以及時脈輸出電路102。鎖相迴路電路100配置以產生原始時脈訊號CLK。時脈輸出電路102配置以接收原始時脈訊號CLK並輸出主要時脈訊號CLKS。
時脈分支電路12分別接收主要時脈訊號CLKS，以根據主要時脈訊號CLKS產生N個分支時脈訊號CLKB1-CLKBN，並對應傳送至電路區塊CB1-CBN使其分別依據分支時脈訊號CLKB1-CLKBN運作。
因此，時脈產生系統1形成時脈樹的結構。其中於一實施例中，時脈分支電路BM1-BMN是以例如，但不限於菊花鏈(daisy chain)的排列方式相連接。
於一實施例中，時脈產生系統1在剛啟動，或是在運作中欲將分支時脈訊號CLKB1-CLKBN的頻率從低頻調至高頻時，容易造成瞬間電壓衰退過大的汲取。因此，本發明的時脈產生系統1具有分時及分頻啟動機制，以避免瞬間電壓衰退過大的發生。
以下將針對本發明的時脈產生系統1的分時及分頻啟動機制進行更詳細的說明。
請同時參照第2圖。第2圖為本發明一實施例中，時脈輸出電路102的方塊圖。時脈輸出電路102包括時脈輸出除頻單元200以及時脈輸出處理單元202。
時脈輸出除頻單元200配置以自第1圖中的鎖相迴路電路100接收原始時脈訊號CLK，以在主要時脈產生 程序進行時根據輸出除頻數進行除頻並輸出主要時脈訊號CLKS。
時脈輸出處理單元202控制時脈輸出除頻單元200在主要時脈產生程序進行前不輸出主要時脈訊號CLKS，並在主要時脈產生程序開始後使輸出除頻數自大於一的起始輸出除頻數依時序逐步調降至最終輸出除頻數。於一實施例中，時脈輸出處理單元202藉由產生控制訊號GC來控制時脈輸出除頻單元200的輸出。
因此，時脈輸出除頻單元200產生的主要時脈訊號CLKS的源頭頻率，將自起始輸出頻率逐步調增至最終輸出頻率以完成主要時脈產生程序。
請參照第3圖。第3圖為本發明一實施例中，主要時脈訊號CLKS在主要時脈產生程序進行時的波形圖。
於一實施例中，時脈輸出除頻單元200可藉由閘控的方式達到除頻的功效。舉例而言，時脈輸出除頻單元200可包含具有消除突波(deglitch)設計的及閘(AND gate)，並由時脈輸出處理單元202產生的控制訊號GC進行控制。
因此，在主要時脈產生程序進行前，時脈輸出處理單元202可產生低準位的控制訊號GC，以使時脈輸出除頻單元200不論所接收的原始時脈訊號CLK是否轉態，均持續輸出低準位，達到不輸出主要時脈訊號CLKS的功效。
在時序TS1到TS2之間，時脈輸出處理單元302產生的控制訊號GC可根據原始時脈訊號CLK的1/32的頻 率輸出高態，並在其他時間輸出低態，以使時脈輸出除頻單元300輸出具有原始時脈訊號CLK的1/32的頻率的主要時脈訊號CLKS。
類似地，在時序TS2到TS3之間、時序TS3到TS4之間、時序TS4到TS5之間以及時序TS5到TS6之間，控制訊號GC控制時脈輸出除頻單元300分別輸出具有原始時脈訊號CLK的1/16、1/8、1/4及1/2的頻率的主要時脈訊號CLKS。而在時序TS6之後，控制訊號GC將全為高態，以控制時脈輸出除頻單元300輸出具有相當於原始時脈訊號CLK的頻率的主要時脈訊號CLKS。因此，主要時脈訊號CLKS的產生可具有分時及分頻的機制。
主要時脈訊號CLKS達到相當於原始時脈訊號CLK的頻率後，時脈輸出處理單元202將傳送起始訊號Dini至時脈分支電路BM1，使時脈分支電路BM1-BMN依順序分別進行分支時脈產生程序。
請參照第4圖。第4圖為本發明一實施例中，時脈分支電路BM1的方塊圖。時脈分支電路BM1包括除頻單元400以及處理單元402。
類似於時脈輸出電路102所包含的時脈輸出除頻單元200以及時脈輸出處理單元202，時脈分支電路BM1包括的除頻單元400配置以接收主要時脈訊號CLKS，以在分支時脈產生程序進行時根據除頻數進行除頻並輸出分支時脈訊號CLKB1。
時脈分支電路BM1包括的處理單元402控制除頻單元400在分支時脈產生程序進行前不輸出分支時脈訊號CLKB1，並在接收到起始訊號Dini後開始進行分支時脈產生程序，以使除頻數自大於一的起始除頻數依時序逐步調降至最終除頻數。於一實施例中，處理單元402藉由產生控制訊號GC1來控制除頻單元400的輸出。
因此，除頻單元400產生的分支時脈訊號CLKB1的頻率，將自起始頻率逐步調增至最終頻率以完成分支時脈產生程序。於一實施例中，除頻單元400的實現方式以及處理單元402對除頻單元400的控制方式，可與時脈輸出除頻單元200以及時脈輸出處理單元202相同，因此不再贅述。
於一實施例中，時脈分支電路BM2-BMN的結構及運作方式，亦可與時脈分支電路BM1相同。因此，在時脈分支電路BM1-BMN-1輸出分支時脈訊號CLKB1-CLKBN-1後，可分別傳送驅動訊號D1-DN-1至下一級的時脈分支電路，使時脈分支電路BM2-BMN進行分支時脈產生程序。進一步地，最終的時脈分支電路BMN將在完成分支時脈產生程序後，傳送驅動訊號DN至第2圖所示的時脈輸出處理單元202，以告知所有時脈分支電路BM1-BMN的分支時脈產生程序均已完成。
以下將以N為4的實施方式說明時脈產生系統1輸出分支時脈訊號CLKB1-CLKBN的程序。
請參照第5圖。第5圖為本發明一實施例中，主要時脈訊號CLKS以及分支時脈訊號CLKB1-CLKB4的波形圖。
由第5圖可知，在主要時脈訊號CLKS產生後，時脈分支電路BM1-BM4將分別接收起始訊號Dini及驅動訊號D1-D3以進行分支時脈產生程序，並根據主要時脈訊號CLKS輸出分支時脈訊號CLKB1-CLKB4。在時脈分支電路BM4輸出所對應的分支時脈訊號CLKB4後，將進一步傳送驅動訊號D4至第2圖所示的時脈輸出處理單元202，以告知所有時脈分支電路BM1-BM4的分支時脈產生程序均已完成。
因此，本發明的時脈產生系統1的時脈分支電路BM1-BMN可以分時及分頻的方式啟動來產生分支時脈訊號CLKB1-CLKBN，達到在分支時脈的推動負載數目較大時，避免瞬間電壓衰退過大的情形發生的功效。
上述時脈產生系統1的運作方式，可在時脈產生系統1初始運作時進行，亦可在時脈產生系統1運行中欲調整所輸出的時脈訊號的頻率時進行。需注意的是，在運行中，時脈產生系統1可藉由時脈源處理電路10的時脈輸出電路102的時脈輸出處理單元202接收外部電路所傳送的調頻指令FC，以達到調整頻率的功效。更詳細地說，當時脈輸出電路102在時脈產生系統1運作中接收到調頻指令FC時，可傳送起始訊號Dini至時脈分支電路BM1，使時脈分支電路BM1-BMN依順序停止輸出分支時脈訊號CLKB1-CLKBN後，再自行停止 輸出主要時脈訊號CLKS，並依據調頻指令FC重新開啟產生主要時脈訊號CLKS。
以下將以N為4的實施方式說明時脈產生系統1進行停止輸出各時脈訊號的程序。
請同時參照第6圖。第6圖為本發明一實施例中，分支時脈訊號CLKB1-CLKB4以及時脈分支電路BM1-BM4所產生的驅動訊號D1-D4的波形圖。在第6圖中，是以虛線繪示的箭頭指示各電路停止輸出的順序。
如第6圖所示，從時間T1到時間T2，時脈分支電路BM1-BM4依序接收到起始訊號Dini及驅動訊號D1-D3，以停止輸出分支時脈訊號CLKB1-CLKB4。在所有的時脈分支電路BM1-BM4均停止輸出分支時脈訊號CLKB1-CLKB4後，時脈分支電路BM4將傳送驅動訊號D4至時脈輸出電路102，以使時脈輸出電路102也停止輸出主要時脈訊號CLKS。停止輸出分支時脈訊號CLKB1-CLKB4及主要時脈訊號CLKS的方式，可藉由前述各電路的閘控方式進行。而在所有的電路均停止輸出時脈訊號後，時脈產生系統1將依照前述的運作方式，依據調頻指令FC產生具有新的頻率的分支時脈訊號CLKB1-CLKB4。
第7圖為本發明一實施例中，時脈產生方法700的流程圖。時脈產生方法700可應用於第1圖的時脈產生系統1中。時脈產生方法700包含下列步驟(應瞭解到，在本實施方式中所提及的步驟，除特別敘明其順序者外，均可依實際需要調整其前後順序，甚至可同時或部分同時執行)。
於步驟701，使時脈源處理電路10產生主要時脈訊號CLKS。
於步驟702，使時脈分支電路BM1-BMN各包含的處理單元402，控制時脈分支電路BM1-BMN各包含的除頻單元400在分支時脈產生程序進行前不輸出分支時脈訊號CLKB1-CLKBN。
於步驟703，使時脈分支電路，例如時脈分支電路BM1-BMN，判斷是否接收到起始訊號Dini或驅動訊號D1-DN-1。
當時脈分支電路並未接收到起始訊號Dini或驅動訊號D1-DN-1時，流程將回至步驟703，繼續進行判斷。
而當時脈分支電路接收到起始訊號Dini或驅動訊號D1-DN-1時，於步驟704，使時脈分支電路，例如時脈分支電路BM1-BMN進行分支時脈產生程序，以使除頻單元400接收主要時脈訊號CLKS，以根據除頻數進行除頻並輸出分支時脈訊號CLKB1-CLKBN，並使處理單元402控制除頻單元400使除頻數自大於一的起始除頻數依時序逐步調降至最終除頻數，以使除頻單元400產生的分支時脈訊號，例如分支時脈訊號CLKB1-CLKBN的分支頻率自起始頻率逐步調增至最終頻率以完成分支時脈產生程序。
於步驟705，判斷時脈分支電路是否為最終的時脈分支電路BMN。
當時脈分支電路並非最終的時脈分支電路BMN時，於步驟706，傳送驅動訊號，例如驅動訊號D1-DN-1至下一級的時脈分支電路。
當時脈分支電路為最終的時脈分支電路BMN時，於步驟707，傳送驅動訊號DN至時脈源處理電路10，以告知完成所有的分支時脈產生程序。
因此，實際上，所有的時脈分支電路都會進行第7圖所示的步驟702至步驟707，直到所有的時脈分支電路都完成分支時脈產生程序為止。
以上所述僅為本發明的較佳實施例而已，並不用以限制本發明，凡在本發明的原則之內所作的任何修改，等同替換和改進等均應包含本發明的保護範圍之內。

Claims (10)

  1. 一種具有分時及分頻啟動機制的時脈產生系統，包括：一時脈源處理電路，配置以產生一主要時脈訊號；以及複數時脈分支電路，依照一順序分別進行一分支時脈產生程序，該等時脈分支電路分別包含：一除頻單元，配置以接收該主要時脈訊號，以在該分支時脈產生程序進行時根據一除頻數進行除頻並輸出一分支時脈訊號；以及一處理單元，控制該除頻單元在該分支時脈產生程序進行前不輸出該分支時脈訊號，並在該分支時脈產生程序開始後使該除頻數自大於一的一起始除頻數依時序逐步調降至一最終除頻數，以使該除頻單元產生的該分支時脈訊號的一分支頻率自一起始頻率逐步調增至一最終頻率以完成該分支時脈產生程序。
  2. 如請求項1所述的時脈產生系統，其中該等時脈分支電路分別對應於一電路區塊，以使該除頻單元將該分支時脈訊號輸出至該電路區塊。
  3. 如請求項1所述的時脈產生系統，其中該時脈源處理電路在產生該主要時脈訊號後傳送一起始訊號以驅動第一個該等時脈分支電路進行該分支時脈產生程序，各該等時脈分支電路在完成該分支時脈產生程序後分別產生一驅動訊號以驅動下一個該等時脈分支電路進行該分支時脈產生程序，且最後一個該等時脈分支電路在完成該分支時脈產生程序後產生該驅動訊號至該時脈源處理電路。
  4. 如請求項1所述的時脈產生系統，其中該時脈源處理電路根據一調頻指令依該順序使該等時脈分支電路停止輸出該分支時脈訊號，再自行停止輸出該主要時脈訊號，並重新開啟產生該主要時脈訊號。
  5. 如請求項1所述的時脈產生系統，其中該時脈源處理電路包含：一鎖相迴路電路，配置以產生一時脈訊號；以及一時脈輸出電路，配置以進行一主要時脈產生程序，並包含：一時脈輸出除頻單元，配置以接收該時脈訊號，以在該主要時脈產生程序進行時根據一輸出除頻數進行除頻並輸出該主要時脈訊號；以及一時脈輸出處理單元，控制該時脈輸出除頻單元在該主要時脈產生程序進行前不輸出該主要時脈訊號，並在該主要時脈產生程序開始後使該輸出除頻數自大於一的一起始輸出除頻數依時序逐步調降至一最終輸出除頻數，以使該時脈輸出除頻單元產生的該主要時脈訊號的一源頭頻率自一起始輸出頻率逐步調增至一最終輸出頻率以完成該主要時脈產生程序。
  6. 一種具有分時及分頻啟動機制的時脈產生方法，包括：使一時脈源處理電路產生一主要時脈訊號；使複數時脈分支電路各包含的一處理單元，控制該等時脈分支電路各包含的一除頻單元在一分支時脈產生程序進行前不輸出該分支時脈訊號；以及使該等時脈分支電路依照一順序分別進行該分支時脈產生程序，該分支時脈產生程序包含：使該除頻單元接收該主要時脈訊號，以根據一除頻數進行除頻並輸出一分支時脈訊號；以及使該處理單元控制該除頻單元使該除頻數自大於一的一起始除頻數依時序逐步調降至一最終除頻數，以使該除頻單元產生的該分支時脈訊號的一分支頻率自一起始頻率逐步調增至一最終頻率以完成該分支時脈產生程序。
  7. 如請求項6所述的時脈產生方法，更包含：使該除頻單元將該分支時脈訊號輸出至該等時脈分支電路分別對應於一電路區塊。
  8. 如請求項6所述的時脈產生方法，更包含：使該時脈源處理電路在產生該主要時脈訊號後傳送一起始訊號以驅動第一個該等時脈分支電路進行該分支時脈產生程序；以及使各該等時脈分支電路在完成該分支時脈產生程序後分別產生一驅動訊號以驅動下一個該等時脈分支電路進行該分支時脈產生程序；以及使最後一個該等時脈分支電路在完成該分支時脈產生程序後產生一結束訊號至該時脈源處理電路。
  9. 如請求項6所述的時脈產生方法，更包含：使該時脈源處理電路根據一調頻指令依該順序使該等時脈分支電路停止輸出該分支時脈訊號，再自行停止輸出該主要時脈訊號，並重新開啟產生該主要時脈訊號。
  10. 如請求項6所述的時脈產生方法，更包含：其中該時脈源處理電路包含：使該時脈源處理電路包含之一鎖相迴路電路產生一時脈訊號；使該時脈輸出電路包含的一時脈輸出處理單元控制該時脈輸出電路包含的一時脈輸出除頻單元在一主要時脈產生程序進行前不輸出該主要時脈訊號；使該時脈源處理電路包含之一時脈輸出電路進行該主要時脈產生程序，該主要時脈產生程序包含：使該時脈輸出除頻單元接收該主要時脈訊號，以根據一輸出除頻數進行除頻並輸出該主要時脈訊號；以及使該時脈輸出處理單元控制該時脈輸出除頻單元使該輸出除頻數自大於一的一起始輸出除頻數依時序逐步調降至一最終輸出除頻數，以使該時脈輸出除頻單元產生的該主要時脈訊號的一源頭頻率自一起始輸出頻率逐步調增至一最終輸出頻率以完成該主要時脈產生程序。
TW107126372A 2018-07-30 2018-07-30 具有分時及分頻啟動機制的時脈產生系統及方法 TWI660587B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
TW107126372A TWI660587B (zh) 2018-07-30 2018-07-30 具有分時及分頻啟動機制的時脈產生系統及方法
US16/526,066 US10693478B2 (en) 2018-07-30 2019-07-30 Clock generation system and method having time and frequency division activation mechanism
CN201910696214.XA CN110780702B (zh) 2018-07-30 2019-07-30 具有分时及分频启动机制的时钟产生系统及方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW107126372A TWI660587B (zh) 2018-07-30 2018-07-30 具有分時及分頻啟動機制的時脈產生系統及方法

Publications (2)

Publication Number Publication Date
TWI660587B true TWI660587B (zh) 2019-05-21
TW202008730A TW202008730A (zh) 2020-02-16

Family

ID=67348019

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107126372A TWI660587B (zh) 2018-07-30 2018-07-30 具有分時及分頻啟動機制的時脈產生系統及方法

Country Status (3)

Country Link
US (1) US10693478B2 (zh)
CN (1) CN110780702B (zh)
TW (1) TWI660587B (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI264874B (en) * 2001-09-28 2006-10-21 Mitsubishi Electric Corp Semiconductor integrated circuit device having clock signal transmission line and wiring method thereof
US7830906B2 (en) * 2001-12-28 2010-11-09 Texas Instruments Incorporated Variable time division multiplex transmission system
CN103326712A (zh) * 2013-05-07 2013-09-25 清华大学 一种时钟多选一电路及多选一方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005049970A (ja) * 2003-07-30 2005-02-24 Renesas Technology Corp 半導体集積回路
US20070162642A1 (en) 2005-12-19 2007-07-12 Ivo Tousek A dma controller with multiple intra-channel software request support
JP6044240B2 (ja) * 2012-10-01 2016-12-14 株式会社ソシオネクスト 半導体装置及び半導体装置の設計方法
WO2014093862A1 (en) * 2012-12-13 2014-06-19 Coherent Logix, Incorporated Reconfiguration of clock generation circuitry
CN203206212U (zh) * 2013-01-10 2013-09-18 大唐微电子技术有限公司 一种时钟分频电路、时钟生成网络及芯片
US9213358B2 (en) * 2013-10-31 2015-12-15 Qualcomm Incorporated Monolithic three dimensional (3D) integrated circuit (IC) (3DIC) cross-tier clock skew management systems, methods and related components
US20150220128A1 (en) * 2014-02-04 2015-08-06 Infineon Technologies Ag Method and Apparatus for Use in a Data Processing System
JP6450953B2 (ja) * 2015-02-16 2019-01-16 株式会社メガチップス クロック同期方法
CN106033231B (zh) * 2015-03-16 2020-03-24 联想(北京)有限公司 一种信息处理方法、时钟分频装置及信息处理系统
CN105096866A (zh) * 2015-08-07 2015-11-25 深圳市华星光电技术有限公司 一种液晶显示器及其控制方法
US10048739B2 (en) * 2016-10-13 2018-08-14 International Business Machines Corporation Managing power consumption of a gated clock mesh
CN108540128B (zh) * 2017-03-03 2024-01-02 紫光同芯微电子有限公司 一种时钟分频电路及其分频方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI264874B (en) * 2001-09-28 2006-10-21 Mitsubishi Electric Corp Semiconductor integrated circuit device having clock signal transmission line and wiring method thereof
US7830906B2 (en) * 2001-12-28 2010-11-09 Texas Instruments Incorporated Variable time division multiplex transmission system
CN103326712A (zh) * 2013-05-07 2013-09-25 清华大学 一种时钟多选一电路及多选一方法

Also Published As

Publication number Publication date
CN110780702A (zh) 2020-02-11
US10693478B2 (en) 2020-06-23
TW202008730A (zh) 2020-02-16
CN110780702B (zh) 2021-05-07
US20200052707A1 (en) 2020-02-13

Similar Documents

Publication Publication Date Title
TWI399038B (zh) Delay synchronous circuit and semiconductor integrated circuit device
US6653871B2 (en) Method of and circuit for controlling a clock
US10964365B2 (en) Semiconductor apparatus, semiconductor system, and training method
KR101095007B1 (ko) 온 다이 터미네이션 신호 생성회로, 생성 방법 및 이를 이용하는 반도체 장치
US11177793B2 (en) Clock synthesis circuitry and associated techniques for generating clock signals refreshing display screen content
JP2010158004A (ja) 遅延回路及び可変遅延回路
JP2015148889A (ja) クロック生成方法およびクロック生成回路
CN102197597A (zh) 多通道数字脉宽调制器（dpwm）
CN104076863A (zh) 一种时钟切换装置
TWI660587B (zh) 具有分時及分頻啟動機制的時脈產生系統及方法
KR20160057728A (ko) 지연 고정 루프 회로 및 그 동작방법
US20080238506A1 (en) Semiconductor memory device using modulation clock signal and method for operating the same
US20090033387A1 (en) Master Slave Delay Locked Loops and Uses Thereof
JPH0316056B2 (zh)
JP3974618B2 (ja) データ処理回路
JP2013046268A (ja) クロック分周装置
US3539933A (en) Switchover logic circuit
CN105261382A (zh) 输出电路
US20190068202A1 (en) Semiconductor circuit
CN104505023A (zh) 一种led驱动ic数据更新的控制方法及其装置
CN117806417A (zh) 适用于写入均衡的训练电路和训练方法
JP6239987B2 (ja) パラレルシリアル変換回路
US12046190B2 (en) Data receiving circuit, display driver, and display apparatus
JP2000013196A (ja) クロック選択回路
US9584106B2 (en) Semiconductor integrated circuit apparatus