JP6239987B2 - パラレルシリアル変換回路 - Google Patents
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Description
前記分周信号に基づいてタイミングパルス信号を生成するタイミングパルス生成器と、
前記速度制御信号および前記タイミングパルス信号に基づいてロード信号を生成するロード信号生成器と、
前記速度制御信号および前記タイミングパルス信号に基づいてビットクロック信号を生成するビットクロック生成器と、
前記ビットクロック信号に同期させてパラレルデータをシリアルデータに変換するパラレルシリアル変換部と、を備えるパラレルシリアル変換回路が提供される。
レーン1の第1のMUX(スレーブ分周信号選択器)8は、比較回路12の出力信号に基づいて、レーン1の分周器11から出力された分周信号とレーン0の分周器11から出力された分周信号とのいずれかを選択して出力する。より具体的には、レーン1の第1のMUX8は、転送速度制御コードc0,c1が一致する場合には、レーン0の分周回路11から出力された分周信号を選択し、不一致の場合には、レーン1の分周回路11から出力された分周信号を選択する。
Claims (6)
- n個(nは2以上の整数)の信号伝送部を備え、
前記n個の信号伝送部のそれぞれは、
速度制御信号の論理に応じた分周比で基準クロック信号を分周した分周信号を生成する分周器と、
前記分周信号に基づいてタイミングパルス信号を生成するタイミングパルス生成器と、
前記速度制御信号および前記タイミングパルス信号に基づいてロード信号を生成するロード信号生成器と、
前記速度制御信号および前記タイミングパルス信号に基づいてビットクロック信号を生成するビットクロック生成器と、
前記ビットクロック信号に同期させてパラレルデータをシリアルデータに変換するパラレルシリアル変換部と、を有し、
前記n個の信号伝送部のうちの一つはマスター信号伝送部で、残りはスレーブ信号伝送部であり、
前記マスター信号伝送部に入力される前記速度制御信号と同じ論理の前記速度制御信号が前記スレーブ部信号伝送路に入力された場合には、前記スレーブ信号伝送部内の前記タイミングパルス生成器は、前記マスター信号伝送部内の前記分周器で生成した前記分周信号に基づいて、前記タイミングパルス信号を生成するパラレルシリアル変換回路。 - 前記ビットクロック生成器は、
前記速度制御信号の論理に基づいて複数の第1基準ビット列から一つを選択して第1初期値を設定する第1選択器と、
前記タイミングパルス信号をトリガーとして、前記基準クロック信号に同期させて前記第1初期値をビットシフトして前記ビットクロック信号を生成する第1シフトレジスタと、を有する請求項1に記載のパラレルシリアル変換回路。 - 前記ロード信号生成器は、
前記速度制御信号の論理に基づいて複数の第2基準ビット列から一つを選択して第2初期値を設定する第2選択器と、
前記タイミングパルス信号をトリガーとして、前記基準クロック信号に同期させて前記第2初期値をビットシフトして前記ロード信号を生成する第2シフトレジスタと、を有する請求項1または2に記載のパラレルシリアル変換回路。 - 前記スレーブ信号伝送部は、
対応する前記スレーブ信号伝送部に入力された前記速度制御信号の論理と、前記マスター信号伝送部に入力された前記速度制御信号の論理とが一致するか否かを比較するスレーブ比較器と、
前記スレーブ比較器の比較結果に基づいて、対応する前記スレーブ信号伝送部内の前記分周器で生成された前記分周信号と、前記マスター信号伝送部内の前記分周器で生成された分周信号とのいずれかを選択するスレーブ分周信号選択器と、を有し、
対応する前記スレーブ信号伝送部内の前記タイミングパルス生成器は、前記スレーブ分周信号選択器で選択された分周信号に基づいて、対応する前記タイミングパルス信号を生成する請求項1乃至3のいずれか一項に記載のパラレルシリアル変換回路。 - 前記スレーブ分周信号選択器は、前記スレーブ比較器にて一致が検出されると、前記マスター信号伝送部内の前記分周器で生成された分周信号を選択し、前記スレーブ比較器にて不一致が検出されると、対応する前記スレーブ信号伝送部内の前記分周器で生成された前記分周信号を選択する請求項4に記載のパラレルシリアル変換回路。
- 前記マスター信号伝送部は、
対応する前記マスター信号伝送部に入力された前記速度制御信号の論理が所定の信号論理と一致するか否かを比較するマスター比較器と、
前記マスター比較器で不一致が検出されると、前記マスター信号伝送部内の前記分周器で生成された前記分周信号を選択し、前記マスター比較器で一致が検出されると、前記所定の信号論理の信号を選択するマスター分周信号選択器と、を有し、
前記マスター信号伝送部内の前記タイミングパルス生成器は、前記マスター分周信号選択器が前記分周信号を選択した場合には対応する前記タイミングパルス信号を生成し、前記マスター分周信号選択器が前記所定の信号論理の信号を選択した場合には前記タイミングパルス信号の生成を停止する請求項1乃至5のいずれか一項に記載のパラレルシリアル変換回路。
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