CN1460328A - 带有分数分频器的波特率发生器 - Google Patents

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Abstract

一种可编程分数分频器能够提供比传统的整数分频器更精确的输出频率。本发明的可编程分数分频器考虑整数除数以及分数部分的可编程性。来自分数分频器的输出信号的平均频率依赖于整数除数和分数部分两者，因此提供了输出信号的平均频率的更精确的分辨率。这个整数和分数频率除法的组合特别适合于基本上抖动不敏感的系统的信号的生成。

Description

带有分数分频器的波特率发生器
技术领域
本发明涉及电子电路领域，并且特别地涉及用于从如微处理器时钟的较高速振荡器中生成如用于串行通信的较低速波特率的电路。
背景技术
数字系统典型地包括用于提供周期性信号，以及已知持续时间的信号的时钟信号。也就是，时钟信号提供其他定时操作依赖的时间参照。在相同的系统里，通常需要多个时间参照。例如，在微处理器系统中，微处理器典型地需要高速时钟来控制中央处理单元(CPU)的速度、存储器存取的速度和定时、以及其他高速事件。除此之外，为与如调制解调器或打印机的外部设备通信，微处理器需要相对低速时钟。
因为全周期分频器与频率发生器相比是相对简单的设备，具有多个时间参照的系统典型地通过划分高速时钟来提供多个时间参照。图1说明了包括传统的分频器100的微处理器系统。分频器100可编程地从较高速度时钟信号“Xtal Osc Clock”(晶体振荡器时钟)中提供较低速度的时钟信号“Baud Rate Clock”。高速时钟信号优选地是处理系统中最高速的时钟，其一般是核心处理器或CPU 150使用的相同的时钟。示例分频器100包括可重新加载递减计数器110、以及向计数器110提供重新加载值的寄存器120。在操作中，向寄存器120中加载对应于高速时钟频率对想要的低速时钟频率的比率的值，下面进一步讨论，并且此后不需要进一步干涉由核心处理器150在想要频率自动生成低速时钟。
递减计数器110由较高速时钟信号计时，并且每次递减计数器110到达零时生成一个输出信号。该输出信号也耦合到计数器110的重新加载输入上，并且导致计数器110在较高速时钟信号的下一个时钟周期被重新加载寄存器120的内容。因此，如果寄存器120包含值N，则在较高速时钟的每第N+1个周期(一个周期用来加载值N，加上N个周期将计数减少到零)声明零信号，因此提供通过将适当的N值加载到寄存器120中而为特定的除法被编程的“被N+1除”的分频器。图1中说明的是12比特寄存器120和12比特计数器110，因此允许分频器100提供高速时钟被从2到8192的倍数的任何整数的除法。
注意除非高速时钟大约是低速时钟的整数倍，否则分频器100将不能提供准确的低速时钟频率。还要注意高速时钟对低速时钟频率的比率越高，可用的分辨率就越精确。例如，考虑100MHz的高速时钟，以及18KHz的想要的低速时钟频率。比率5555提供了18,001.8Hz的低速时钟，并且比率5556提供了17,998.5Hz的低速时钟。在这个例子中，将选择5556，并且低速时钟将在想要的18KHz的1.5赫兹之内(误差小于0.01％)。但是，考虑100KHz的高速时钟，以及相同的想要的低速时钟频率。比率5提供了20,000.0赫兹的低速时钟，而比率6提供了16,666.7赫兹的低速时钟。在这个例子中，最佳选择(比率6)将生成超过1,333赫兹的误差(误差超过7％)，并且很可能不可接受。一般，为了可接受的频率准确性，为支持独立的高速和低速时钟频率需要最小比率50∶1。也就是，典型地由核心处理器150或微处理器系统中的其他组件的设计者来选择高速时钟频率，并且典型地基于已有的通信标准或基于微处理器系统外部的设备的特点来确定低速时钟频率。这样，高速时钟频率与低速时钟频率一般基本上彼此独立，并且不能假设高速和低速时钟之间的整数因数关系。为虑及任意低速时钟频率的编程，一般考虑高速和低速时钟频率之间50∶1的比率是最小要求。
对于可编程分频器的通用应用，这个50∶1的最小比率在典型的微处理器设计中没有显著限制，这是因为主CPU时钟传统地基本上比串行通信或其他导出时钟的应用所需的时钟快。但是对低功率处理器(较低的处理器时钟速度)越来越多的需要，以及对更快通信(较高的接口时钟速度)的越来越多的需要，基本上缩小了CPU时钟速度和导出时钟的速度之间的差距。
发明内容
本发明的一个目的是提供一种可以提供准确的低速时钟频率的分频器，而在该低速时钟频率和为分频器提供输入的时钟频率之间具有最小差值。本发明还有一个目的是提供一种具有与传统的分频器相比基本上较少依赖于高速和低速时钟频率之间的差值的分辨率的可编程的分频器。
通过提供配置能够比传统分频器具有更精确分辨率的输出频率的可编程分数分频器来实现这些目的以及其他目的。本发明的可编程分数分频器考虑整数除数以及分数部分的编程性。来自分频器的输出信号的平均频率依赖于整数除数和分数部分两者，因此为输出信号的平均频率提供了一个更精确的分辨率。整数和分数频率除法的这种组合特别适合于基本上抖动不敏感的系统的信号生成。
附图说明
本发明将参考附图，并且利用例子更详细地进行解释。
图1说明了具有传统的可编程分频器的示例微处理器系统。
图2说明了具有根据本发明的示例可编程分数分频器的微处理器系统。
图3说明了用于调节根据本发明的分数分频器的输出周期的示例逻辑结构。
图4说明了根据本发明的替代的示例可编程分数分频器。
图5说明了用于调节根据本发明的分数分频器的输出周期的替代的示例逻辑结构。
整个附图中，相同的参考数字指类似或者对应的特性或功能。
具体实施方式
本发明基于设计用于抖动不敏感应用的多个导出时钟系统，并且特别是，在传统的微控制器和微处理器中导出的串行口时钟的观察。如上面提到的，传统的异步串行通信系统，如通用异步收发报机(UART)系统，被设计用于考虑会引起基本中间频率改变或异常的噪声通信路径。例如，通信路径中的衰减会“四舍五入”传输的信号的转换边界，因此导致每个传输的信号的边界的一个或多个的延迟检测。在接收系统中，当舍入的边缘触发或者未能触发接收机里配置用于识别输入信号中的每个状态转换的阈值检测器时，边缘的这种舍入会生成一个缩短的或者拉长的脉冲。每个受影响的转换对应接收信号的周期或脉冲宽度的一个有效改变，如接收机所解释的。依赖于在时间的任何一点衰减的程度，接收信号的不同的脉冲将显示不同的接收脉冲宽度，并且传统的接收系统被设计用于适应这些变化的脉冲宽度。另一方面，因为异步通信系统通过定义没有对发送机和接收机通用的参考时钟，因此这样的系统依赖于基本上具有相同的脉冲频率的发送机和接收机。也就是，传统的异步通信系统假设一个通用脉冲速率，但是考虑基本可变的脉冲持续时间。替代地来看，传统的异步通信系统假设一个通用的平均频率，但是考虑关于这个通用的平均值的基本抖动。本发明特别适合于需要准确的平均频率，但是考虑关于这个平均值的抖动的系统。
图2说明根据本发明具有示例可编程分数分频器200的微处理器系统。可编程分数分频器200包括图1的现有技术分频器100的计数器110和寄存器120，但是还包括配置用于根据到加法器240的进位输入信号的状态来可选择地改变加载到计数器110中的值的加法器240。如果声明进位输入信号，则提供给递减计数器110的值比当前在寄存器120中的值多1。也就是，如果寄存器120中的值是N，则当到加法器240的进位输入信号是零时，来自计数器110的波特率时钟输出信号将在Xtal Osc Clock输出信号的N+1个周期之后出现(如上面关于图1中所述)，并且当到加法器240的进位输入信号是1时，将在Xtal Osc Clock输出信号的N+2个周期之后出现。以这种方式，来自计数器110的输出信号是输入信号或者“被N+1除”或者“被N+2除”。
考虑，例如，每隔输出波特率时钟被声明的时间到加法器240的进位输入信号的声明。当进位输入是零时，时钟输入被N+1除；当进位输入是1时，时钟被N+2除。这对应于时钟输入信号被因数N+1+0.5平均除。如果进位输入信号每四个输出时钟周期被声明，则平均被N+1+0.25除；如果进位输入信号每八个周期被声明，则平均被N+1+0.125除；等等。注意进位输入信号的声明相对于当进位输入信号不被声明时的持续时间，延伸了脉冲持续时间。相对于平均脉冲频率，进位输入信号的声明引入了一个较慢的中间脉冲频率，并且进位输入信号的未声明引入了较快的中间脉冲频率。也就是，进位输入信号引入关于平均脉冲频率的正的或负的抖动。
寄存器120、220以及计数器110、210的大小(对于整数除法12比特并且对于分数除法4比特)显示为典型的大小，虽然对于本领域的普通技术人员来说很显然，不管寄存器和计数器的特定大小本发明的原理都是适用的。
可以利用多种技术中的任何一种来确定何时声明进位输入信号以便提供与输入时钟频率的整数除法不同的平均输出频率。图2中说明的是计数器210、分数寄存器220以及确定到加法器240的进位输入是否被声明的“+1”逻辑块230。在这个示例实施方案中，寄存器220是包含0到15之间的值F的四比特寄存器，并且+1逻辑块230被配置为每F/16个输出波特率时钟周期声明进位输入信号。按这种方式，在分频器200的平均输出频率中可达到的分辨率是与图1的现有技术分频器100可达到的分辨率一样精确的1/16。因此，如果对于可编程分频器100的通用应用高到低时钟频率的最小比率是50∶1，则根据本发明的可编程分频器200仅需要3∶1(50/16∶1)的比率来获得平均输出频率的相同的分辨率。
在图1的例子中，其中高频时钟是100KHz，并且低频时钟是18KHz，寄存器120被加载值4，并且分数寄存器220被加载值9，因此为平均输出频率17,977.5赫兹(100KHz/5.5625)提供了一个4+1+9/16的高效除法，与1333赫兹的误差(7.4％)相比，其在想要的低频时钟输出频率的23赫兹里(0.13％)。在操作中，计数器110对于16个输出周期中的9个在输入时钟的每6个周期，并且对于16个输出周期中的剩余7个在输入时钟的每5个周期提供输出。优选的，+1逻辑230被配置因此在每16个输出周期里，6周期和5周期期间的出现尽可能的统一，以便禁止由在另一个频率(100KHz/6)的长周期跟随的一个频率(100KHz/5)的长周期。
图3说明根据本发明用于调整分数分频器200的输出周期，以便尽可能多地统一分配不同的频率周期的示例逻辑结构。F3-F0表示从最高有效位到最低有效位的分数寄存器22 0的内容，并且C3-C0表示从最高有效位到最低有效位的计数器210的内容。“b”后缀(“条”)指示指示信号的补充。
考虑分数值“1000”(F3＝1，F2-F0＝0)，为平均划分比率N+1.5，其指示16个输出周期的8个“被N+1除”并且剩余的8个“被N+2除”。门310是F3(逻辑-1)和计数器210的最低有效位(每隔一个周期逻辑-1)的AND。每另一个AND门320、330、340有一个逻辑-0输出，因为F2-F0在逻辑-0。因此门350的“+1输出”在计数器210的每隔一个周期的逻辑-1被声明，因此提供了交替地被N+1和被N+2周期除，而不是一系列被N+1除的周期跟着一系列被N+2除的周期。同样的，如果比特F2被设置为逻辑-1，则计数器210的每次最低有效位C1-C0是“10”时，通过门320声明门350的“+1输出”，因此计数器210的16个计数中的每4个提供一个逻辑-1输出。如果比特F2和F3都被设置，并且F1和F0被清除(“1100”)，则对于16个中的全部12个周期(8+4)，被N+1除在每奇数周期以及每第四个周期出现。同样的，门330和340能够分别在每第8个以及每第16个周期进行“+1输出”声明。对于考虑到本公开内容的本领域的普通技术人员来说，用于选择地导致输出脉冲之间的较长持续时间周期的其他逻辑结构将很显然。
图4说明了根据本发明的一个替代示例可编程分数分频器400。这个替代例子包括替代图2中的加法器240的功能的逻辑门410、420和430。无论何时需要输出脉冲之间的较长持续时间周期来获得想要的平均输出频率，相同的“+1逻辑”块230声明输出信号。但是在这个替代实施方案中，当声明“+1输出”时，逻辑-1通过AND门410提供给延迟触发器420的输入端。对应于这个声明的“+1输出”的延迟触发器420的输出在一个周期之后提供给OR门430。这导致计数器110接连被“重新加载”两次，当声明输出波特率时钟时一次，并且当声明来自触发器420的延迟输出时立即再一次。因为每次重新加载消费一个时钟周期，因此提供输出脉冲之间可选择的较长持续时间周期。
图5说明了根据本发明用于调整分数分频器输出周期的替代示例逻辑结构500。带有循环反馈的累加器530代替了图2和4中的计数器210和“+1逻辑”230。在这个实施方案中，分数寄存器220的值在输出波特率时钟的每个周期重复地被累加。每次累加器530溢出，并且生成一个进位输出，就提供对应于上面详细描述的“+1输出”信号的功能的输出脉冲之间较长持续时间周期。累加器530与分数寄存器220有相同的宽度，因此每次累加超过寄存器220的最大值就出现溢出。如果，例如，分数寄存器220包含值“1000”，则每半个周期发生溢出。如果，另一方面，分数寄存器220包含值“ 0001”，则仅在每第16个周期发生溢出；如果分数寄存器220包含值“1010”，则在16个周期的每10个发生溢出。利用“(C)合计”的约定来指示通过来自寄存器220的输入1010的累加器530的输出，对于相当统一分布的全部10个进位(1)声明，以及6个进位(0)声明，输出序列是：{(0)1010、(1)0100、(0)1110、(1)1000、(1)0010、(0)1100、(1)0110、(1)0000、(0)1010、(1)0100、(0)1110、(1)1000、(1)0010、(0)1100、(1)0110、(1)0000}。
前述的仅说明本发明的原理。因此应该理解本领域的技术人员能够设计出虽然没有在这里明确地描述或显示，但是体现本发明的原理并且因此在所附权利要求的精神和范围里的各种方案。

Claims (14)

1.可编程分频器(200，400)包括：
-被配置来在第一频率接收输入时钟信号以及在选定数量的输入时钟信号周期之后生成输出脉冲的第一计数器(110)，
-被配置来包含整数除数的第一寄存器(120)，
-被配置来包含分数部分的第二寄存器(220)，以及
-被配置来基于整数除数以及分数部分，向第一计数器(110)提供选定数量的控制设备(210-240，410-430)。
2.如权利要求1的可编程分频器(200，400)，其中
-控制设备(210-240、410-430)包括：
-被配置用于可选择地增加整数除数来基于进位输入信号提供选定数量的加法器(240)，以及
-被配置用于基于分数部分和在前面的输出脉冲序列来提供进位输入信号的逻辑设备(210-230)。
3.如权利要求2的可编程分频器(200，400)，其中
-逻辑设备(210-230)包括：
-被配置用于维护输出脉冲的计数的第二计数器(210)，以及
-被配置用于基于分数部分来在输出脉冲的选定计数提供进位输入信号的逻辑门(230)。
4.如权利要求2的可编程分频器(200，400)，其中
-逻辑设备(210-230)包括：
-累加器(530)，它：
-用每个以前的输出脉冲累加分数部分的和以及
-每当所述和超过累加器(530)的逻辑大小时生成进位输入信号。
5.如权利要求1的可编程分频器(200，400)，其中
-控制设备(210-240，410-430)包括：
-被配置用于基于分数部分导致第一分频器选择重复输入时钟循环的循环，因此选择增加相对于第一分频器的选定数量的延迟设备(420)。
6.如权利要求5的可编程分频器(200，400)，其中
-逻辑设备(210-230)包括：
-被配置用于维护输出脉冲的计数的第二计数器(210)，以及
-被配置用于基于分数部分在输出脉冲的选定计数向延迟设备(420)声明选择输入值的逻辑门(230)。
7.  如权利要求5的可编程分频器(200，400)，其中
-逻辑设备(210-230)包括：
-累加器(530)，它：
-用每个以前的输出脉冲累加分数部分的和以及
-每当所述和超过累加器(530)的逻辑大小时向延迟设备(420)声明选择的输入值。
8.微处理器系统(200)包括：
-被配置用于在第一频率接收输入时钟信号的处理器(150)，以及
-被配置用于在第二频率提供输出时钟信号的可编程分频器(200，400)，其中
-可编程分频器(200，400)包括：
-被配置用于在第一频率接收输入时钟信号并且在选定数量的输入时钟信号周期之后导致输出时钟信号转换的第一计数器(110)，
-被配置用于包含整数除数的第一寄存器(120)，
-被配置用于包含分数部分的第二寄存器(220)，以及
-被配置用于基于整数除数以及分数部分来向第一计数器(110)提供选定数量的控制设备(210-240，410-430)。
9.如权利要求8的微处理器系统(200)，其中
-控制设备(210-240，410-430)包括：
-被配置来基于进位输入信号选择增加整数除数来提供选定数量的加法器(240)，以及
-被配置用于基于分数部分和以前的输出转换序列来提供进位输入信号的逻辑设备(210-230)。
10.如权利要求9的微处理器系统(200)，其中
-逻辑设备(210-230)包括：
-被配置来维护以前的输出转换的计数的第二计数器(210)，以及
-被配置用于基于分数部分在以前的输出转换的选定计数处提供进位输入信号的逻辑门(230)。
11.如权利要求9的微处理器系统(200)，其中
-逻辑设备(210-230)包括：
-累加器(530)，它包括：
-累加对应于以前的输出转换的分数部分的和以及
-每当所述和超过累加器(530)的逻辑大小时生成进位输入信号。
12.如权利要求8的微处理器系统(200)，其中
-控制设备(210-240，410-430)包括：
-被配置基于分数部分导致第一分频器选择重复输入时钟信号周期的周期，因此选择增加相对于第一分频器的选定数量的延迟设备(420)。
13.如权利要求12的微处理器系统(200)，其中
-逻辑设备(210-230)包括：
-被配置用于维护对应于以前的输出转换的计数的第二计数器(210)，以及
-被配置用于基于分数部分在输出转换的选定计数处向延迟设备(420)声明选定的输入值的逻辑门(230)。
14.如权利要求12的微处理器系统(200)，其中
-逻辑设备(210-230)包括：
-累加器(530)，它：
-累加对应于以前的输出转换的分数部分的和以及
-每当所述和超过累加器(530)的逻辑大小则向延迟设备(420)声明选定的输入值。
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