RU207517U1

RU207517U1 - Устройство задержанного пуска

Info

Publication number: RU207517U1
Application number: RU2021116355U
Authority: RU
Inventors: Сергей Иванович Берестов
Priority date: 2021-06-07
Filing date: 2021-06-07
Publication date: 2021-11-01

Abstract

Полезная модель относится к измерительной технике, а именно к устройствам многоканальной программируемой цифровой задержки пускового импульса, которые служат для синхронизации по пусковому импульсу множества регистрирующих приборов в физическом эксперименте.Техническим результатом полезной модели является возможность увеличивать максимальное время задержки пускового импульса. Технический результат достигается тем, что устройство задержанного пуска, содержащее генератор, канал пускового импульса, программируемую логическую интегральную схему (ПЛИС), канал выходного импульса, микроконтроллер, контроллер Ethernet, канал связи с компьютером, при этом ПЛИС содержит первый и второй D-триггер, элемент И, первый и второй S-триггер, счетчик задержки, счетчик длительности, регистр кода задержки, регистр кода длительности; при этом генератор соединен с тактовым вводом ПЛИС, канал пускового импульса соединен с первым вводом ПЛИС, канал выходного импульса соединен со вторым вводом ПЛИС, шина данных микроконтроллера соединена с группой третьих вводов ПЛИС; тактовый ввод ПЛИС соединен внутри ПЛИС с тактовым входом D-триггеров, S-триггеров, счетчика задержки и счетчика длительности; первый ввод ПЛИС соединен внутри ПЛИС с D-входом первого D-триггера, выход первого D-триггера соединен с D-входом второго D-триггера и с первым входом элемента И; инверсный выход второго D-триггера соединен со вторым входом элемента И; выход элемента И соединен с S-входом первого S-триггера и с входом синхронной загрузки счетчика задержки; выход первого S-триггера соединен с первым входом разрешения счета счетчика задержки; выход переполнения счетчика задержки соединен с входом синхронной загрузки счетчика длительности, с S-входом второго S-триггера и с R-входом первого S-триггера; выход второго S-триггера соединен с первым входом разрешения счета счетчика длительности и со вторым вводом ПЛИС внутри ПЛИС; выход переполнения счетчика длительности соединен с R-входом второго S-триггера; вход данных счетчика длительности соединен с выходом данных регистра кода длительности; вход данных счетчика задержки соединен с выходом данных регистра кода задержки; группа третьих вводов ПЛИС соединена внутри ПЛИС с входом данных регистра кода задержки;ПЛИС дополнительно содержит четыре регистра сдвига, мультиплексор и регистр кода деления частоты, при этом регистры сдвига двухразрядный, трехразрядный, четырехразрядный, пятиразрядный, при этом тактовые входы регистров сдвига соединены с тактовым вводом ПЛИС внутри ПЛИС; входы синхронной загрузки регистров сдвига соединены с выходом элемента И; первый разряд первого, второго, третьего, четвертого регистра сдвига соединен с первым, вторым, третьим, четвертым входом мультиплексора соответственно; вход управления мультиплексора соединен с выходом данных регистра кода деления частоты; выход мультиплексора соединен со вторым входом разрешения счета счетчика задержки; вход данных регистра кода деления частоты соединен с группой третьих вводов ПЛИС внутри ПЛИС. 1 ил.

Description

Предлагаемая полезная модель относится к измерительной технике, а именно к устройствам многоканальной программируемой цифровой задержки пускового импульса, которые служат для синхронизации по пусковому импульсу множества регистрирующих приборов в физическом эксперименте. Пусковой импульс задерживается на разные времена в каналах задержки многоканального устройства, благодаря этому запуск регистрирующих приборов, например осциллографов и АЦП, производится в необходимые моменты времени.

Наиболее близким к заявленному блоку (прототипом) является устройство задержанного пуска [1], содержащее источник питания, канал пускового импульса, генератор, микроконтроллер, канал выходного импульса, канал связи с компьютером, формирователь задержки, содержащий канал задержки; в канале задержки содержится регистр кода задержки, регистр кода длительности, счетчик задержки, счетчик длительности, первый триггер; отличающееся тем, что формирователь задержки спроектирован в программируемой логической интегральной схеме (ПЛИС); канал задержки в ПЛИС дополнительно содержит умножитель двоичных чисел, второй, третий и четвертый триггеры, логический элемент И, счетчик задержки и счетчик длительности являются двоичными счетчиками с входом синхронной загрузки, первый и четвертый триггеры являются синхронными RS триггерами, второй и третий триггеры являются синхронными D триггерами; кроме того устройство дополнительно содержит контроллер Ethernet; при этом генератор соединен с тактовым вводом ПЛИС, тактовый ввод ПЛИС соединен внутри ПЛИС в канале задержки с тактовым входом первого, второго, третьего, четвертого триггеров, с тактовым входом счетчика задержки и счетчика длительности; канал пускового импульса соединен с первым вводом ПЛИС, первый ввод ПЛИС соединен внутри ПЛИС в канале задержки с входом второго триггера, выход которого соединен с входом третьего триггера и с первым входом логического элемента И, второй вход логического элемента И соединен с инверсным выходом третьего триггера, а выход логического элемента И соединен с входом синхронной установки в лог.«1» четвертого триггера и с входом синхронной загрузки счетчика задержки, выход переполнения счетчика задержки соединен с входом синхронной загрузки счетчика длительности, с входом синхронной установки в лог.«1» первого триггера и с входом синхронной установки в лог.«0» четвертого триггера, выход четвертого триггера соединен с входом разрешения счета счетчика задержки, вход данных счетчика задержки соединен с выходом данных умножителя двоичных чисел, вход данных умножителя двоичных чисел соединен с выходом данных регистра кода задержки; канал выходного импульса соединен со вторым вводов ПЛИС, второй ввод ПЛИС соединен внутри ПЛИС в канале задержки с выходом первого триггера и с входом разрешения счета счетчика длительности, выход переполнения счетчика длительности соединен с входом синхронной установки в лог.«0» первого триггера; вход данных счетчика длительности в канале задержки соединен с выходом данных регистра кода длительности; шина данных микроконтроллера соединена с шиной данных контроллера Ethernet и с группой третьих вводов ПЛИС, группа третьих вводов ПЛИС соединена внутри ПЛИС в канале задержки с входом данных регистра кода задержки; контроллер Ethernet соединен с каналом связи с компьютером, канал связи с компьютером является каналом интерфейса Ethernet; выходы источника питания соединены с цепями питания генератора, ПЛИС, микроконтроллера и контроллера Ethernet. Патент РФ №191275, МПК H03K 3/64, H03K 5/14, 31.07.2019. Данное техническое решение принято в качестве прототипа.

Недостатком прототипа является невозможность увеличивать максимальное время задержки пускового импульса. Максимальное время задержки пускового импульса в прототипе определено тактовой частотой установленной микросхемы генератора и конфигурационным файлом проекта ПЛИС, хранящемся в микросхеме Flash памяти на плате, в следствие чего тактовая частота в ПЛИС не может быть изменена. Поэтому в прототипе невозможно увеличивать максимальное время задержки.

Техническим результатом полезной модели является возможность увеличивать максимальное время задержки пускового импульса.

Технический результат достигается тем, что устройство задержанного пуска, содержащее генератор, канал пускового импульса, программируемую логическую интегральную схему (ПЛИС), канал выходного импульса, микроконтроллер, контроллер Ethernet, канал связи с компьютером, при этом ПЛИС содержит первый и второй D-триггер, элемент И, первый и второй S-триггер, счетчик задержки, счетчик длительности, регистр кода задержки, регистр кода длительности; при этом D-триггеры, синхронные, имеют тактовый вход, информационный вход; S-триггеры, синхронные, имеют тактовый вход, вход установки в логическую «1» и вход установки в логический «0»; счетчик задержки и счетчик длительности, синхронные, многоразрядные, имеют тактовый вход, вход синхронной загрузки, первый вход разрешения счета, выход переполнения; элемент И имеет два входа; при этом генератор соединен с тактовым вводом ПЛИС, канал пускового импульса соединен с первым вводом ПЛИС, канал выходного импульса соединен со вторым вводом ПЛИС, шина данных микроконтроллера соединена с шиной данных контроллера Ethernet и с группой третьих вводов ПЛИС, контроллер Ethernet соединен с каналом связи с компьютером, канал связи с компьютером является каналом интерфейса Ethernet; тактовый ввод ПЛИС соединен внутри ПЛИС с тактовыми входами первого и второго D-триггера, с тактовыми входами первого и второго S-триггера, с тактовыми входами счетчика задержки и счетчика длительности; первый ввод ПЛИС соединен внутри ПЛИС с информационным входом первого D-триггера, выход первого D-триггера соединен с информационным входом второго D-триггера и с первым входом элемента И; инверсный выход второго D-триггера соединен со вторым входом элемента И; выход элемента И соединен с входом установки в логическую «1» первого S-триггера и с входом синхронной загрузки счетчика задержки; выход первого S-триггера соединен с первым входом разрешения счета счетчика задержки; выход переполнения счетчика задержки соединен с входом синхронной загрузки счетчика длительности, с входом установки в логическую «1» второго S-триггера и с входом установки в логический «0» первого S-триггера; выход второго S-триггера соединен с первым входом разрешения счета счетчика длительности и со вторым вводом ПЛИС внутри ПЛИС; выход переполнения счетчика длительности соединен с входом установки в логический «0» второго S-триггера; вход данных счетчика длительности соединен с выходом данных регистра кода длительности поразрядно; вход данных счетчика задержки соединен с выходом данных регистра кода задержки поразрядно; группа третьих вводов ПЛИС соединена внутри ПЛИС с входом данных регистра кода задержки поразрядно; ПЛИС дополнительно содержит четыре регистра сдвига, мультиплексор и регистр кода деления частоты, в ПЛИС счетчик задержки дополнительно имеет второй вход разрешения счета; при этом каждый регистр сдвига, синхронный, имеет тактовый вход, вход синхронной загрузки, выход, выход переноса и вход переноса для организации циклической работы, при этом первый регистр сдвига двухразрядный, второй регистр сдвига трехразрядный, третий регистр сдвига четырехразрядный, четвертый регистр сдвига пятиразрядный, при этом тактовые входы регистров сдвига объединены и соединены с тактовым вводом ПЛИС внутри ПЛИС; входы синхронной загрузки регистров сдвига объединены и соединены с выходом элемента И; первый разряд первого, второго, третьего, четвертого регистров сдвига соединен с первым, вторым, третьим, четвертым входом мультиплексора соответственно, в каждом регистре сдвига вход переноса соединен с выходом переноса; вход управления мультиплексора соединен с выходом данных регистра кода деления частоты; выход мультиплексора соединен со вторым входом разрешения счета счетчика задержки; вход данных регистра кода деления частоты соединен с группой третьих вводов ПЛИС внутри ПЛИС.

Сущность полезной модели поясняется чертежом, на котором представлена структурная схема устройства задержанного пуска, где:

тактовый ввод ПЛИС, тактовые входы триггеров, счетчиков и регистров сдвига обозначены знаком

1 - генератор;

2 - канал пускового импульса;

3 - ПЛИС - программируемая логическая интегральная схема;

4 - канал выходного импульса;

5 - микроконтроллер;

6 - контроллер Ethernet;

7 - шина данных микроконтроллера;

8 - канал связи с компьютером - канал интерфейса Ethernet.

В ПЛИС 3 спроектированы:

9 - первый D-триггер, синхронный, имеет тактовый вход, информационный вход «D»;

10 - второй D-триггер, синхронный, имеет тактовый вход, информационный вход «D»;

11 - элемент И, имеет два входа;

12 - первый S-триггер, синхронный, имеет тактовый вход, вход «S» установки в логическую «1» (S-вход), вход «R» установки в логический «0» (R-вход);

13 - второй S-триггер, синхронный, имеет тактовый вход, вход «S» установки в логическую «1» (S-вход), вход «R» установки в логический «0» (R-вход);

14 - счетчик задержки, многоразрядный, синхронный, имеет тактовый вход, вход «Sload» синхронной загрузки, первый вход «En 1» разрешения счета, второй вход «En 2» разрешения счета, выход «Cout» переполнения. Загрузка кода задержки в счетчик задержки происходит по тактовому импульсу при условии присутствия уровня логической «1» на входе синхронной загрузки; двоичный счет тактовых импульсов происходит при условии присутствия уровня логической «1» на первом и втором входе разрешения счета;

15 - счетчик длительности, многоразрядный, синхронный, имеет тактовый вход, вход «Sload» синхронной загрузки, первый вход «En 1» разрешения счета, выход «Cout» переполнения. Загрузка кода длительности в счетчик длительности происходит по тактовому импульсу при условии присутствия уровня лог.«1» на входе синхронной загрузки; двоичный счет тактовых импульсов происходит при условии присутствия уровня лог.«1» на первом входе разрешения счета;

16 - регистр кода длительности;

17 - регистр кода задержки;

18, 19, 20, 21 - первый, второй, третий, четвертый регистр сдвига соответственно, каждый регистр сдвига, синхронный, имеет тактовый вход, вход «Sload» синхронной загрузки, выход, выход «Out» переноса и вход «In» переноса для организации циклической работы; первый регистр 18 сдвига двухразрядный, второй регистр 19 сдвига трехразрядный, третий регистр 20 сдвига четырехразрядный, четвертый регистр 21 сдвига пятиразрядный. В каждом регистре сдвига загрузка логической «1» в первый разряд происходит по тактовому импульсу при условии присутствия уровня логической «1» на входе синхронной загрузки; уровень логической «1» появляется на выходе переноса одновременно с логической «1» в старшем разряде, уровень логической «1» на входе переноса передается в первый разряд по тактовому импульсу;

22 - мультиплексор;

23 - регистр кода деления частоты.

Устройство задержанного пуска содержит генератор 1, канал 2 пускового импульса, программируемую логическую интегральную схему (ПЛИС) 3, канал 4 выходного импульса, микроконтроллер 5, контроллер Ethernet 6, шину 7 данных микроконтроллера 5, канал 8 связи с компьютером, при этом ПЛИС 3 содержит первый D-триггер 9 и второй D-триггер10, элемент И 11, первый S-триггер 12 и второй S-триггер 13, счетчик 14 задержки, счетчик 15 длительности, регистр 17 кода задержки, регистр 16 кода длительности; при этом генератор 1 соединен с тактовым вводом ПЛИС 3, канал 2 соединен с первым вводом ПЛИС 3, канал 4 соединен со вторым вводом ПЛИС 3, шина 7 данных микроконтроллера 5 соединена с шиной данных контроллера Ethernet 6 и с группой третьих вводов ПЛИС 3, контроллер Ethernet 6 соединен с каналом 8, канал 8 является каналом интерфейса Ethernet; тактовый ввод ПЛИС 3 соединен внутри ПЛИС 3 с тактовыми входами D-триггера 9 и D-триггера 10, с тактовыми входами S-триггера 12 и S-триггера 13, с тактовыми входами счетчика 14 и счетчика 15; первый ввод ПЛИС 3 соединен внутри ПЛИС 3 с информационным входом D-триггера 9, выход D-триггера 9 соединен с информационным входом D-триггера 10 и с первым входом элемента И 11; инверсный выход D-триггера 10 соединен со вторым входом элемента И 11; выход элемента И 11 соединен с входом установки в логическую «1» S-триггера 12 и с входом синхронной загрузки счетчика 14; выход S-триггера 12 соединен с первым входом разрешения счета счетчика 14; выход переполнения счетчика 14 соединен с входом синхронной загрузки счетчика 15, с входом установки в логическую «1» S-триггера 13 и с входом установки в логический «0» S-триггера 12; выход S-триггера 13 соединен с первым входом разрешения счета счетчика 15 и со вторым вводом ПЛИС 3 внутри ПЛИС 3; выход переполнения счетчика 15 соединен с входом установки в логический «0» S-триггера 13; вход данных счетчика 15 соединен с выходом данных регистра 16 поразрядно; вход данных счетчика 14 соединен с выходом данных регистра 17 поразрядно; группа третьих вводов ПЛИС 3 соединена внутри ПЛИС 3 с входом данных регистра 17 поразрядно; ПЛИС 3 дополнительно содержит четыре регистра 18, 19, 20, 21 сдвига, мультиплексор 22 и регистр 23 кода деления частоты; при этом тактовые входы регистров 18, 19, 20, 21 объединены и соединены с тактовым вводом ПЛИС 3 внутри ПЛИС 3; входы синхронной загрузки регистров 18, 19, 20, 21 объединены и соединены с выходом элемента И 11; первые разряды регистров 18, 19, 20, 21 соединены с первым, вторым, третьим, четвертым входом мультиплексора 22 соответственно, в регистрах 18, 19, 20, 21 вход переноса соединен с выходом переноса; вход управления мультиплексора 22 соединен с выходом данных регистра 23; выход мультиплексора 22 соединен со вторым входом разрешения счета счетчика 14; вход данных регистра 23 соединен с группой третьих вводов ПЛИС 3 внутри ПЛИС 3.

Контроллер Ethernet 6 обеспечивает подключение устройства к компьютеру с целью управления устройством (компьютер на фиг.1 не показан). Питание генератора 1, канала 2 пускового импульса, ПЛИС 3, канала 4 выходного импульса, микроконтроллера 5, контроллера Ethernet 6 осуществляется от внешнего источника питания (на фиг.1 внешний источник питания не показан).

Генератор 1 служит для генерации высокостабильных импульсов синхронизации, которые подаются на тактовый ввод ПЛИС 3. Генератор 1 выполнен, например, на микросхеме B525CEM3 100.000MHZ фирмы BFC (Brookdale Frequency Controls), которая генерирует прямоугольные импульсы частотой 100МГц с относительной стабильностью 5×10^-6.

Канал 2 пускового импульса служит для приема пускового импульса. В канале 2 производится дискриминация пускового импульса по уровню порогового напряжения и формирование прямоугольного пускового импульса лог.«1», который подается на первый ввод ПЛИС 3. Канал 2 содержит, например, компаратор MAX9013 фирмы MAXIM, который не пропускает в ПЛИС 3 пусковой импульс ниже положительного порога напряжения и формирует на выходе прямоугольный импульс.Уровень порогового напряжения формирует, например, микросхема опорного напряжения MAX6126 (на чертеже эти микросхемы не показаны).

В ПЛИС 3 спроектированы с помощью программных средств D-триггеры 9 и 10, элемент И 11, S-триггеры 12 и 13, счетчик 14 задержки, счетчик 15 длительности, регистр 16 кода длительности, регистр 17 кода задержки, регистры 18, 19, 20, 21 сдвига, мультиплексор 22, регистр 23 кода деления частоты. В качестве ПЛИС 3 может быть использована, например, микросхема EP3C16F484C6 - программируемая логическая интегральная схема семейства Cyclone III фирмы ALTERA, имеющая следующие ресурсы: 15,5 тыс.логических элементов, 20 выделенных тактовых линий синхронизации, четыре тактовых ввода, общее количество вводов 484. Максимальная частота переключения триггеров и счетчиков в ПЛИС 3 - 330 МГЦ. Программа конфигурирования ПЛИС 3 хранится, например, в микросхеме Flash памяти EPCS16SI8 фирмы ALTERA, содержащей 16 Кбит памяти (Flash память на чертеже не показана).

D-триггер 9, элемент И 11, D-триггер 10 служат для привязки пускового импульса к тактовым импульсам генератора 1. На выходе элемента И 11 формируется импульс длительностью, равной периоду тактовых импульсов, фронт которого немного задержен относительно фронта тактового импульса, поступившего первым после фронта пускового импульса. Импульс на выходе элемента И 11 разрешает тактовому импульсу, второму после фронта пускового импульса, произвести загрузку кода задержки в счетчик 14, произвести запись лог.«1» в S-триггер 12 и загрузку лог.«1» в первый разряд регистров 18, 19, 20, 21 сдвига с небольшой задержкой срабатывания триггеров и регистров в ПЛИС 3. S-триггер 12 и регистры 18, 19, 20, 21 дают разрешение счетчику 14 по третьему тактовому импульсу прибавить единицу на разрядных выходах. В дальнейшем на первом разряде регистров 18, 19, 20, 21 циклически появляется лог.«1» через два, три, четыре, пять тактовых импульсов соответственно. Мультиплексор 22 в соответствии с кодом деления частоты на входе управления соединяет первый разряд соответствующего регистра 18, 19, 20, 21 со счетчиком 14. Соответствующий регистр 18, 19, 20, 21 «подсвечивает» на счетчике 14 тактовый импульс, подлежащий счету. Можно считать, что счетчик 14 производит счет тактовых импульсов прореженных в два раза, или в три раза, или в четыре раза, или в пять раз в зависимости от программно записанного в регистре 23 кода деления частоты. То есть, счетчик 14 прибавляет единицу на разрядных выходах на каждом втором, или третьем, или четвертом или пятом тактовом импульсе, это значит, что действующая тактовая частота на счетчике 14 поделена на программно заданный код деления частоты. Максимальное время задержки равно коду задержки, деленному на тактовую частоту и умноженному на код деления частоты. Таким образом, достигнута возможность программно увеличивать максимальное время задержки пускового импульса.

Регистр 17 служит для оперативного хранения кода задержки пускового импульса.

Регистр 16 служит для оперативного хранения кода длительности выходного импульса.

Регистр 23 служит для оперативного хранения кода деления частоты.

Микроконтроллер 5 хранит в постоянной памяти код задержки и код деления частоты. При подаче напряжения питания микроконтроллер 5 записывает код задержки в регистр 17, код деления частоты в регистр 23. В качестве микроконтроллера 5 может быть использована, например, микросхема LPC2294 фирмы NXP Semiconductors.

Контроллер Ethernet 6 служит для поддержки интерфейса Ethernet и может содержать, например, микросхему DM9000 фирмы Davicom.

Канал 4 выходного импульса служит для формирования выходного импульса. Канал 4 может быть реализован, например, на транзисторах КТ3172А9.

Шина 7 данных служит для передачи команд и данных между микроконтроллером 5, ПЛИС 3 и контроллером Ethernet 6.

Канал 8 связи с компьютером служит для физической связи устройства с компьютером по интерфейсу Ethernet. Канал 8 может содержать, например, трансформатор J00-0065NL фирмы Pulse.

В блоке с помощью микроконтроллера 5 и контроллера Ethernet 6 посредством шины 7 данных и канала 8 связи с компьютером осуществляется программное управление устройством благодаря виртуальной панели управления на экране компьютера: запись кода задержки, кода деления частоты и др.

Питание генератора 1, канала 2 пускового импульса, ПЛИС 3, канала 4 выходного импульса, микроконтроллера 5, контроллера Ethernet 6 осуществляется от внешнего источника питания (на чертеже внешний источник питания не показан).

Микросхемы генератора 1, канала 2, ПЛИС 3, микроконтроллера 5 и контроллера Ethernet 6 установлены на общей печатной плате поверхностным или объемным монтажом. Связи между микросхемами выполнены печатным способом на общей печатной плате. Печатная плата на чертеже не показана.

Устройство задержанного пуска работает следующим образом.

После включения питания происходит инициализация микроконтроллера 5 и загрузка программы конфигурации в ПЛИС 3 из микросхемы Flash памяти (микросхема Flash памяти на чертеже не показана). При загрузке программы конфигурации в ПЛИС 3 записывается код длительности выходного импульса в регистр 16. Микроконтроллер 5 приступает к выполнению программы, хранящейся в его постоянной памяти.

Под управлением микроконтроллера 5 по шине 7 через группу третьих вводов ПЛИС 3 проходит команда установки в лог.«0» триггеров и счетчиков внутри ПЛИС 3. Микроконтроллер 5 записывает в ПЛИС 3 код задержки и код деления частоты (цепи обнуления и записи кодов задержки и деления частоты на чертеже не показаны). Код задержки и код деления частоты поступают по шине 7 на группу третьих вводов ПЛИС 3, группа третьих вводов ПЛИС 3 соединена внутри ПЛИС 3 с входом данных регистра 17 и с входом данных регистра 23. Код задержки и код деления частоты первоначально были загружены в постоянную память микроконтроллера 5 по шине 7 под управлением контроллера Ethernet 6 из компьютера по каналу 8 пользователем с помощью виртуальной панели управления устройством (компьютер на чертеже не показан).

Импульсы генератора 1 поступают на тактовый ввод ПЛИС 3, далее внутри ПЛИС 3 тактовые импульсы проходят на тактовый вход D-триггера 9 и D-триггера 10, на тактовый вход S-триггера 12 и S-триггера 13, на тактовый вход счетчика 14 и счетчика 15, на тактовый вход регистров 18. 19, 20, 21. Тактовые импульсы в отсутствии пускового импульса состояние триггеров и счетчиков не меняют.

В произвольный момент времени в канал 2 поступает пусковой импульс. Пусковой импульс, превысивший порог срабатывания, преобразуется на выходе канала 2 в прямоугольный логический импульс лог.«1», который поступает на первый ввод ПЛИС 3 и далее внутри ПЛИС 3 поступает на информационный вход D-триггера 9. Тактовый импульс, поступивший после фронта пускового импульса первым (то есть после фронта импульса лог.«1» на выходе канала 2), записывает лог.«1» в D-триггер 9. На выходе D-триггера 9 происходит переход лог.«0» на лог.«1» с небольшой задержкой относительно фронта первого тактового импульса. Уровень лог.«1» с выхода D-триггера 9 поступает на информационный вход D-триггера 10 и на первый вход элемента И 11. Второй тактовый импульс после фронта пускового импульса записывает лог.«1» в D-триггер 10. На инверсном выхода D-триггера 10 происходит переход лог.«1» на лог.«0» с небольшой задержкой относительно фронта второго тактового импульса. Уровень лог.«0» с инверсного выхода D-триггера 10 поступает на второй вход элемента И 11. Элемент И 11 сравнивает по логике И логические уровни на первом и втором входах. Совпадение уровней лог.«1» происходит в интервале времени между фронтами первого и второго тактовых импульсов. На выходе элемента И 11 формируется импульс лог.«1» длительности, равной периоду тактовых импульсов, немного задержанный относительно фронта первого тактового импульса. Импульс с выхода элемента И 11 поступает на вход синхронной загрузки счетчика 14, на вход синхронной загрузки регистров 18, 19, 20, 21 и на S-вход S-триггера 12. Уровень лог.«1» на входах синхронной загрузки и на S-входе разрешает загрузку кода задержки в счетчик 14, загрузку лог.«1» в первый разряд регистров 18, 19, 20, 21 и установку S-триггера 12 в лог.«1». Второй тактовый импульс загружает код задержки в счетчик 14, загружает лог.«1» в первый разряд регистров 18, 19, 20, 21 и устанавливает S-триггер 12 в лог.«1», поскольку фронт только второго тактового импульса находится в пределах длительности импульса лог.«1» на входах синхронной загрузки и на S-входе из-за небольшой задержки импульса на выходе элемента И 11. Уровень лог.«1» с небольшой задержкой относительно фронта второго тактового импульса устанавливается на первом разряде регистров 18, 19, 20, 21 и на выходе S-триггера 12. Уровень лог.«1» с выхода S-триггера 12 передается на первый вход разрешения счета счетчика 14. Уровень лог.«1» на первом разряде одного из регистров 20, 21, 22, 23 передается на выход мультиплексора 22 в соответствии с кодом деления частоты на входе управления мультиплексора 22 и далее на второй вход разрешения счета счетчика 14. Уровень лог.«1» на первом и втором входе разрешения счета разрешает счет третьего тактового импульса в счетчике 14 из-за задержки установки лог.«1» на выходе S-триггера 12 и на первом разряде регистров 18, 19, 20, 21. Счетчик 14 по третьему тактовому импульсу прибавляет единицу на разрядных выходах. Третий тактовый импульс сдвигает лог.«1» на второй разряд регистров 18, 19, 20, 21. На втором входе разрешения счета счетчика 14 уровень лог.«1» сбрасывается в лог.«0» и счетчик 14 пропускает счет следующего (четвертого) тактового импульса. Регистры 18, 19, 20, 21 по следующим тактовым импульсам производят последовательный сдвиг лог.«1» на старшие разряды. Импульс лог.«1» на старшем разряде регистров 18, 19, 20, 21 передается на выход переноса, далее на вход переноса. По следующему тактовому импульсу уровень лог.«1» записывается в первый разряд регистров 18, 19, 20, 21 и циклический сдвиг повторяется. Для регистра 18 цикл сдвига составляет два периода тактовой частоты, поскольку регистр 18 двухразрядный, для регистра 19 цикл сдвига составляет три периода тактовой частоты (регистр 19 трехразрядный), для регистра 20 цикл сдвига составляет четыре периода тактовой частоты (регистр 20 четырехразрядный) и для регистра 21 цикл сдвига составляет пять периода тактовой частоты (регистр 21 пятиразрядный). В соответствии с кодом деления частоты, который выставлен на входе управления мультиплексора 22 с выхода данных регистра 23, мультиплексор 22 переключает первый разряд того или иного регистра 18, 19, 20, 21 на выход мультиплексора 22. Импульс длительности периода тактовой частоты на первом разряде регистров 18, 19, 20, 21 поступает с выхода мультиплексора 22 на второй вход разрешения счета счетчика 14, подсвечивая каждый второй, или третий, или четвертый, или пятый тактовый импульс соответственно. Счетчик 14 призвод счет каждого второго, или третьего, или четвертого, или пятого тактового импульса в соответствии с программно установленного кода деления частоты. Счетчик 14 прибавляет единицу на разрядных выходах по подсвеченным тактовым импульсам в количестве, равном коду задержки, вплоть до переполнения счетчика 14. Отмеченные небольшие задержки обусловлены задержками срабатывания триггеров в ПЛИС 3 и составляют порядка 0,5 нс.При достижении в счетчике 14 кода задержки на выходе переполнения счетчика 14 формируется импульс переполнения длительности, равной периоду тактовой частоты. Импульс переполнения синхронно с тактовым импульсом с небольшой задержкой поступает на S-вход S-триггера 13, на R-вход S-триггера 12 и на вход синхронной загрузки счетчика 15. Следующий тактовый импульс производит запись лог.«1» в S-триггер 13, запись лог.«0» в S-триггер 12 и загрузку кода длительности в счетчик 15. Фронт импульса лог.«1» с выхода S-триггера 13 поступает на второй ввод ПЛИС 3 внутри ПЛИС 3. В канале 4, который соединен со вторым вводом ПЛИС 3 снаружи ПЛИС 3, появляется фронт выходного импульса, задержанный относительно пускового импульса на время, равное коду задержки, умноженному на период тактовых импульсов и умноженному на код деления частоты. Уровень лог.«0» на выходе S-триггера 12 поступает на первый вход разрешения счета счетчика 14 и блокирует счет тактовых импульсов в счетчике 14. Уровень лог.«1» на выходе S-триггера 13 поступает на вход разрешения счета счетчика 15 и разрешает счет тактовых импульсов в счетчике 15. Счетчик 15 производит счет тактовых импульсов в количестве, равном коду длительности. При достижении в счетчике 15 кода длительности на выходе переполнения счетчика 15 формируется импульс переполнения длительности, равной периоду тактовой частоты. Импульс переполнения синхронно с тактовым импульсом с небольшой задержкой поступает на R-вход S-триггера 13. Следующий тактовый импульс устанавливает S-триггер 13 в лог.«0» соответственно. Сброс лог.«1» в лог.«0» на выходе S-триггера 13 поступает на второй ввод ПЛИС 3 внутри ПЛИС 3 и далее в канал 4. В канале 4 заканчивается формирование выходного импульса, длительность которого равна коду длительности, умноженному на период тактовых импульсов. Уровень лог.«0» на выходе S-триггера 13 поступает на вход разрешения счета счетчика 15 и блокирует счет тактовых импульсов в счетчике 15.

В устройстве задержанного пуска время задержки пускового импульса равно произведению кода задержки на период частоты, на которой счетчик задержки 14 прибавляет единицу на разрядных выходах. В соответствии с кодом деления частоты, записанным программно в регистр 23, импульс с выхода первого разряда одного из регистров 18, 19, 20, 21 сдвига циклически появляется на втором входе разрешения счета счетчика 14 и дает разрешение каждому второму, либо третьему, либо четвертому, либо пятому тактовому импульсу прибавлять единицу на разрядных выходах счетчика 14. Поэтому период срабатывания счетчика 14 можно программно увеличивать в определенное число раз: либо в два раза, либо в три раза, либо в четыре раза, либо в пять раз. Следовательно, в устройстве задержанного пуска появилась возможность увеличивать максимальное время задержки пускового импульса.

Таким образом, достигается заявленный технический результат, а именно возможность увеличивать максимальное время задержки пускового импульса.

Claims

Устройство задержанного пуска, содержащее генератор, канал пускового импульса, программируемую логическую интегральную схему (ПЛИС), канал выходного импульса, микроконтроллер, контроллер Ethernet, канал связи с компьютером, при этом ПЛИС содержит первый и второй D-триггер, элемент И, первый и второй S-триггер, счетчик задержки, счетчик длительности, регистр кода задержки, регистр кода длительности; при этом D-триггеры, синхронные, имеют тактовый вход, информационный вход; S-триггеры, синхронные, имеют тактовый вход, вход установки в логическую «1» и вход установки в логический «0»; счетчик задержки и счетчик длительности, синхронные, многоразрядные, имеют тактовый вход, вход синхронной загрузки, первый вход разрешения счета, выход переполнения; элемент И имеет два входа; при этом генератор соединен с тактовым вводом ПЛИС, канал пускового импульса соединен с первым вводом ПЛИС, канал выходного импульса соединен со вторым вводом ПЛИС, шина данных микроконтроллера соединена с шиной данных контроллера Ethernet и с группой третьих вводов ПЛИС, контроллер Ethernet соединен с каналом связи с компьютером, канал связи с компьютером является каналом интерфейса Ethernet; тактовый ввод ПЛИС соединен внутри ПЛИС с тактовыми входами первого и второго D-триггера, с тактовыми входами первого и второго S-триггера, с тактовыми входами счетчика задержки и счетчика длительности; первый ввод ПЛИС соединен внутри ПЛИС с информационным входом первого D-триггера, выход первого D-триггера соединен с информационным входом второго D-триггера и с первым входом элемента И; инверсный выход второго D-триггера соединен со вторым входом элемента И; выход элемента И соединен с входом установки в логическую «1» первого S-триггера и с входом синхронной загрузки счетчика задержки; выход первого S-триггера соединен с первым входом разрешения счета счетчика задержки; выход переполнения счетчика задержки соединен с входом синхронной загрузки счетчика длительности, с входом установки в логическую «1» второго S-триггера и с входом установки в логический «0» первого S-триггера; выход второго S-триггера соединен с первым входом разрешения счета счетчика длительности и со вторым вводом ПЛИС внутри ПЛИС; выход переполнения счетчика длительности соединен с входом установки в логический «0» второго S-триггера; вход данных счетчика длительности соединен с выходом данных регистра кода длительности поразрядно; вход данных счетчика задержки соединен с выходом данных регистра кода задержки поразрядно; группа третьих вводов ПЛИС соединена внутри ПЛИС с входом данных регистра кода задержки поразрядно; отличающееся тем, что ПЛИС дополнительно содержит четыре регистра сдвига, мультиплексор и регистр кода деления частоты, в ПЛИС счетчик задержки дополнительно имеет второй вход разрешения счета; при этом каждый регистр сдвига, синхронный, имеет тактовый вход, вход синхронной загрузки, выход, выход переноса и вход переноса для организации циклической работы, при этом первый регистр сдвига двухразрядный, второй регистр сдвига трехразрядный, третий регистр сдвига четырехразрядный, четвертый регистр сдвига пятиразрядный, при этом тактовые входы регистров сдвига объединены и соединены с тактовым вводом ПЛИС внутри ПЛИС; входы синхронной загрузки регистров сдвига объединены и соединены с выходом элемента И; первый разряд первого, второго, третьего, четвертого регистров сдвига соединен с первым, вторым, третьим, четвертым входом мультиплексора соответственно, в каждом регистре сдвига вход переноса соединен с выходом переноса; вход управления мультиплексора соединен с выходом данных регистра кода деления частоты; выход мультиплексора соединен со вторым входом разрешения счета счетчика задержки; вход данных регистра кода деления частоты соединен с группой третьих вводов ПЛИС внутри ПЛИС, генератор, канал пускового импульса, ПЛИС, микроконтроллер, контроллер Ethernet выполнены на микросхемах, установленных на общей печатной плате поверхностным или объемным монтажом и связи между микросхемами выполнены печатным способом на общей печатной плате.