RU189548U1

RU189548U1 - Устройство задержанного пуска

Info

Publication number: RU189548U1
Application number: RU2019111553U
Authority: RU
Inventors: Сергей Иванович Берестов
Priority date: 2019-04-17
Filing date: 2019-04-17
Publication date: 2019-05-28

Abstract

Полезная модель относится к измерительной технике, а именно к устройствам многоканальной программируемой цифровой задержки пускового импульса, которые служат для синхронизации по пусковому импульсу множества регистрирующих приборов в физическом эксперименте.Техническим результатом полезной модели является компенсация начальной задержки пускового импульса в цепях распространения и передачи.Технический результат достигается тем, что в устройстве задержанного пуска, содержащем канал пускового импульса, генератор, канал выходного импульса, формирователь задержки, содержащий канал задержки; канал задержки содержит регистр кода задержки, регистр кода длительности, счетчик задержки, счетчик длительности, первый триггер; формирователь задержки спроектирован в программируемой логической интегральной схеме (ПЛИС) и дополнительно содержит умножитель частоты; канал задержки в ПЛИС дополнительно содержит умножитель двоичных чисел, сумматор двоичных чисел, регистр кода компенсации, второй, третий и четвертый триггеры, логический элемент И; при этом генератор тактовый соединен с тактовым вводом ПЛИС, тактовый ввод ПЛИС соединен внутри ПЛИС с тактовым входом умножителя частоты, выход которого соединен в канале задержки с тактовым входом первого, второго, третьего и четвертого триггеров, а также с тактовым входом счетчика задержки и счетчика длительности; канал пускового импульса соединен с первым вводом ПЛИС, первый ввод ПЛИС соединен внутри ПЛИС в канале задержки с входом второго триггера, выход которого соединен с входом третьего триггера и с первым входом логического элемента И, второй вход логического элемента И соединен с инверсным выходом третьего триггера, а выход логического элемента И соединен с входом синхронной установки в лог. «1» четвертого триггера и с входом синхронной загрузки счетчика задержки, выход переполнения счетчика задержки соединен с входом синхронной загрузки счетчика длительности, а также с входом синхронной установки в лог. «1» первого триггера и с входом синхронной установки в лог. «0» четвертого триггера, выход четвертого триггера соединен с входом разрешения счета счетчика задержки, вход данных счетчика задержки соединен с выходом данных сумматора двоичных чисел, первый вход данных сумматора двоичных чисел соединен с выходом данных регистра кода компенсации, а второй вход данных сумматора двоичных чисел соединен с выходом данных умножителя двоичных чисел, вход данных умножителя двоичных чисел соединен с выходом данных регистра кода задержки; канал выходного импульса соединен со вторым вводом ПЛИС, второй ввод ПЛИС соединен внутри ПЛИС в канале задержки с выходом первого триггера и с входом разрешения счета счетчика длительности, выход переполнения счетчика длительности соединен с входом синхронной установки в лог. «0» первого триггера; шина данных микроконтроллера соединена с группой третьих вводов ПЛИС, группа третьих вводов ПЛИС соединена внутри ПЛИС в канале задержки с входом данных регистра кода задержки. 4 ил.

Description

Предлагаемая полезная модель относится к измерительной технике, а именно к устройствам многоканальной программируемой цифровой задержки пускового импульса, которые служат для синхронизации по пусковому импульсу множества регистрирующих приборов в физическом эксперименте. Пусковой импульс задерживается на разные времена в каналах задержки многоканального устройства, благодаря этому запуск регистрирующих приборов, например осциллографов и АЦП, производится в необходимые моменты времени. Это позволяет производить записать информации об исследуемом процессе во внутреннюю память либо продолжить запись по принципу предзапись/послезапись с фиксацией момента пуска.

Известен генератор импульсов DG645 фирмы Stanford Research Systems, который формирует цифровую задержку сигналов по восьми каналам. Генератор содержит блок питания, входной канал с пороговым устройством, восемь выходных каналов с формирователями импульсов, микроконтроллеры, программируемые логические интегральные схемы (ПЛИСы), интерфейсы связи RS-232, LAN. User Manual DG645 Digital Delay Generator, revision 1.1 (9/9/08), Stanford Research Systems Inc., www.thinksrs.com/downloads/pdfs/manuals/DG645m.pdf. Недостатком генератора является сложность конструкции и высокая цена.

Известен генератор задержанных импульсов, содержащий блок питания, соединенный с блоком управления, включающим панель управления, тактовый генератор, по крайней мере один канал входных импульсов, управляющий микроконтроллер, соединенный двухсторонней связью с панелью управления, многоканальное устройство задержки с заданным количеством каналов выходных импульсов, при этом блок управления соединен с каждой линией задержки по крайней мере одной шиной данных и линиями связи, одни из которых предназначены для передачи сигналов с тактовыми частотами, а другие предназначены для передачи сигналов запуска, при этом генератор выполнен в виде модульной конструкции, включающей модули блока управления, блока питания и модули устройства задержки; генератор задержанных импульсов содержит несколько каналов входных импульсов, входные и выходные каналы импульсов выполнены в виде оптических преобразователей сигналов; блок управления дополнительно содержит программируемую логическую интегральную схему (ПЛИС БУ), предназначенную для буферизации тактового сигнала с начальной тактовой частотой, преобразования тактового сигнала в синхронизирующие импульсы с преобразованной тактовой частотой, мультиплексирования входных сигналов и формирования сигналов запуска на модули устройства задержки, тактовый вход которой соединен с выходом тактового генератора, первая группа выводов ПЛИС БУ соединена с первой группой выводов управляющего микроконтроллера, входные каналы блока управления соединены со второй группой выводов ПЛИС БУ; каждый модуль устройства задержки дополнительно содержит вспомогательный микроконтроллер (МК МЗ), таймер и программируемую логическую интегральную схему модуля задержки (ПЛИС МЗ), предназначенную для формирования заданных интервалов задержки совместно с таймером модуля устройства задержки, первая группа выводов вспомогательного микроконтроллера каждого модуля задержки соединена посредством первой шины данных со второй группой выводов управляющего микроконтроллера, вторая группа выводов вспомогательного микроконтроллера соединена второй шиной данных с первой группой выводов таймера и первой группой выводов ПЛИС МЗ, вторая группа выводов таймера соединена с четвертой группой выводов ПЛИС МЗ двухсторонней четвертой линией связи, предназначенной для передачи сигналов управления, третья группа выводов ПЛИС БУ соединена первой линией связи, передающей сигналы с начальной тактовой частотой на синхронизирующий вход ПЛИС МЗ каждого модуля задержки, четвертая группа выводов ПЛИС БУ соединена второй линией связи, передающей сигналы с преобразованной тактовой частотой, с синхронизирующими входами таймера и вспомогательного микроконтроллера каждого модуля задержки, пятая группа выводов ПЛИС БУ соединена третьей линией связи, передающей сигналы запуска, со второй группой выводов ПЛИС МЗ каждого модуля задержки, каждый вывод из третьей группы выводов ПЛИС МЗ через буферный усилитель соединен с соответствующим выходным каналом каждого модуля задержки. Блок управления дополнительно содержит интерфейс связи, группа выводов которого с одной стороны соединена с UART-выводами управляющего микроконтроллера, а группа выводов с другой стороны интерфейса выполнена с возможностью соединения с персональным компьютером через СОМ-порт. Патент РФ № 2328819, МПК H03K 3/64, 10.07.2008. Данное техническое решение принято в качестве прототипа.

Недостатком прототипа является отсутствие компенсации начальной задержки пускового импульса в цепях распространения и передачи.

Как следует из описания прототипа, пусковой импульс передается через блок управления по внешним цепям на модуль задержки и далее в модуле на таймер и ПЛИС. В указанных цепях пусковой импульс имеет задержки распространения, которые в сумме являются источником систематической погрешности задержки пускового импульса. Эта задержка является начальной задержкой пускового импульса, так как она возникает до формирования цифровой задержки.

Необходимо отметить, что из описания прототипа следует, что таймер в модуле задержки содержит счетчик старших разрядов кода задержки, а ПЛИС в модуле задержки - счетчик младших разрядов кода задержки, в совокупности они составляют полный счетчик задержки в модуле задержки. Таймер содержит счетчик кода длительности выходного импульса, а ПЛИС триггер формирования выходного импульса. Таймер и ПЛИС содержат регистр кода задержки и регистр кода длительности, которые служат для оперативного хранения кода задержки и кода длительности выходного импульса. Постоянно код задержки и код длительности хранятся в энергонезависимой памяти микроконтроллера модуля задержки. В модуле задержки микроконтроллер и ПЛИС объединены шиной данных.

Техническим результатом полезной модели является компенсация начальной задержки пускового импульса в цепях распространения и передачи.

Технический результат достигается тем, что устройство задержанного пуска, содержащее источник питания, канал пускового импульса, генератор, микроконтроллер, канал выходного импульса, канал связи с компьютером, формирователь задержки, содержащий канал задержки; в канале задержки содержится регистр кода задержки, регистр кода длительности, счетчик задержки, счетчик длительности, первый триггер, формирователь задержки спроектирован в программируемой логической интегральной схеме (ПЛИС) и дополнительно содержит умножитель частоты; канал задержки в ПЛИС дополнительно содержит умножитель двоичных чисел, сумматор двоичных чисел, регистр кода компенсации, второй, третий и четвертый триггеры, логический элемент И, счетчик задержки и счетчик длительности являются двоичными счетчиками с входом синхронной загрузки, первый и четвертый триггеры являются синхронными RS триггерами, второй и третий триггеры являются синхронными D триггерами; кроме того устройство дополнительно содержит контроллер Ethernet; при этом генератор соединен с тактовым вводом ПЛИС, тактовый ввод ПЛИС соединен внутри ПЛИС с тактовым входом умножителя частоты, выход которого соединен в канале задержки с тактовым входом первого, второго, третьего и четвертого триггеров, а также с тактовым входом счетчика задержки и счетчика длительности; канал пускового импульса соединен с первым вводов ПЛИС, первый ввод ПЛИС соединен внутри ПЛИС в канале задержки с входом второго триггера, выход которого соединен с входом третьего триггера и с первым входом логического элемента И, второй вход логического элемента И соединен с инверсным выходом третьего триггера, а выход логического элемента И соединен с входом синхронной установки в лог. «1» четвертого триггера и с входом синхронной загрузки счетчика задержки, выход переполнения счетчика задержки соединен с входом синхронной загрузки счетчика длительности, а также с входом синхронной установки в лог. «1» первого триггера и с входом синхронной установки в лог. «0» четвертого триггера, выход четвертого триггера соединен с входом разрешения счета счетчика задержки, вход данных счетчика задержки соединен с выходом данных сумматора двоичных чисел, первый вход данных сумматора двоичных чисел соединен с выходом данных регистра кода компенсации, а второй вход данных сумматора двоичных чисел соединен с выходом данных умножителя двоичных чисел, вход данных умножителя двоичных чисел соединен с выходом данных регистра кода задержки; канал выходного импульса соединен со вторым вводов ПЛИС, второй ввод ПЛИС соединен внутри ПЛИС в канале задержки с выходом первого триггера и с входом разрешения счета счетчика длительности, выход переполнения счетчика длительности соединен с входом синхронной установки в лог. «0» первого триггера; вход данных счетчика длительности в канале задержки соединен с выходом данных регистра кода длительности; шина данных микроконтроллера соединена с шиной данных контроллера Ethernet и с группой третьих вводов ПЛИС, группа третьих вводов ПЛИС соединена внутри ПЛИС в канале задержки с входом данных регистра кода задержки; контроллер Ethernet соединен с каналом связи с компьютером, канал связи с компьютером является каналом интерфейса Ethernet; выходы источника питания соединены с цепями питания генератора, ПЛИС, микроконтроллера и контроллера Ethernet.

На фиг. 1 представлена структурная схема устройства задержанного пуска.

На фиг. 2 представлены временные диаграммы формирования задержки пускового импульса.

На фиг. 3 представлены временные диаграммы формирования длительности выходного импульса.

На фиг. 4 представлена структурная схема многоканального устройства задержанного пуска.

Принятые обозначения на фиг. 1:

1 - генератор;

2 - канал пускового импульса;

3 - источник питания;

4 - ПЛИС – формирователь задержки;

5 - умножитель частоты в ПЛИС;

6 - канал задержки в ПЛИС;

7 - второй триггер в канале 6 задержки; имеет вход D синхронной записи;

8 - третий триггер в канале 6 задержки; имеет вход D синхронной записи;

9 - логический элемент И в канале 6 задержки;

10 - четвертый триггер в канале 6 задержки; имеет:

вход S синхронной установки в лог. «1»;

вход R синхронной установки в лог. «0»;

11 - счетчик задержки в канале 6 задержки; имеет:

вход Sload синхронной загрузки;

вход Data данных;

вход Cnt_En разрешения счета;

выход Сout переполнения;

12 - регистр кода длительности в канале 6 задержки; имеет:

выход данных;

13 - первый триггер в канале 6 задержки; имеет:

вход S синхронной установки в лог. «1»;

вход R синхронной установки в лог. «0»;

14 - счетчик длительности в канале 6 задержки; имеет:

вход Sload синхронной загрузки;

вход Data данных;

вход Cnt_En разрешения счета;

выход Сout переполнения;

15 - умножитель двоичных чисел в канале 6 задержки; имеет:

вход данных;

выход данных;

16 - регистр кода задержки в канале 6 задержки; имеет:

вход данных;

выход данных;

17 - регистр кода компенсации в канале 6 задержки; имеет:

выход данных;

18 - сумматор двоичных чисел в канале 6 задержки; имеет:

первый вход данных;

второй вход данных;

выход данных;

19 - канал выходного импульса;

20 - микроконтроллер;

21 - контроллер Ethernet;

22 - шина данных;

23 - канал связи с компьютером - канал интерфейса Ethernet.

Принятые обозначения на фиг. 2 и фиг. 3:

Т - импульсы на тактовых входах триггеров 7, 8, 10, 13, счетчиков 11, 14 внутри ПЛИС 4, частота которых равна (k×f), где k - коэффициент умножения частоты в умножителе 5, f частота генератора 1;

Т(0, 1, 2 и т.д.) - импульсы Т с порядковыми номерами 0, 1, 2 и т.д. относительно условного начала генерации;

m - число импульсов Т , равное двоичному коду [(k×A) - A_комп.] , где A двоичный код задержки пускового импульса, содержащийся в регистре 16, A_комп. двоичный код компенсации начальной задержки, содержащийся в регистре 17;

n - число импульсов Т , равное двоичному коду длительности выходного импульса, содержащемуся в регистре 12;

Тр.7_вх - пусковой импульс на входе D триггера 7;

Тр.7_вых - импульс на выходе триггера 7;

Тр.8_вых - импульс на инвертирующем выходе триггера 8;

И9_вых - импульс на выходе логического элемента 9;

Сч.11_вых - выход данных счетчика 11 задержки (на фиг. 1 не показан);

Тр.10_вых - уровень на выходе триггера 10.

Сч.11_Cout -импульс переполнения счетчика 11 задержки;

Сч.14_вых - выход данных счетчика 14 длительности (на фиг. 1 не показан);

Тр.13_вых - уровень на выходе триггера 13;

Сч.14_Cout - импульс переполнения счетчика 14 длительности.

Устройство содержит генератор 1, соединенный с тактовым вводом ПЛИС 4, тактовый ввод ПЛИС 4 соединен внутри ПЛИС 4 с тактовым входом умножителя 5 частоты; выход умножителя 5 соединен в канале 6 задержки с тактовым входом второго триггера 7, с тактовым входом третьего триггера 8, с тактовым входом четвертого триггера 10, с тактовым входом первого триггера 13, с тактовым входом счетчика 11 задержки и с тактовым входом счетчика 14 длительности; канал 2 пускового импульса соединен с первым вводом ПЛИС 4, первый ввод ПЛИС 4 соединен внутри ПЛИС 4 в канале 6 с входом «D» триггера 7, выход триггера 7 соединен с входом «D» триггера 8 и с первым входом логического элемента И 9, второй вход логического элемента 9 соединен с инвертирующим выходом триггера 8, а выход логического элемента 9 соединен с входом «S» триггера 10 и с входом «Sload» счетчика 11, выход «Сout» счетчика 11 соединен с входом «Sload» счетчика 14, а также с входом «S» триггера 13 и с входом «R» триггера 10, выход триггера 10 соединен с входом «Cnt_En» счетчика 11, вход «Data» счетчика 11 соединен с выходом данных сумматора 18 двоичных чисел, первый вход данных сумматора 18 соединен с выходом данных регистра 17 кода компенсации, а второй вход данных сумматора 18 соединен с выходом данных умножителя 15 двоичных чисел, вход данных умножителя 15 соединен с выходом данных регистра 16 кода задержки; канал 19 выходного импульса соединен со вторым вводом ПЛИС 4, второй ввод ПЛИС 4 соединен внутри ПЛИС 4 в канале 6 с выходом триггера 13 и с входом «Cnt_En» счетчика 14, выход «Сout» счетчика 14 соединен с входом «R» триггера 13, вход «Data» счетчика 14 соединен с выходом данных регистра 12 кода длительности; шина 22 данных микроконтроллера 20 соединена с шиной данных контроллера 21 Ethernet и с группой третьих вводов ПЛИС 4, группа третьих вводов ПЛИС 4 соединена внутри ПЛИС 4 в канале 6 с входом данных регистра 16; контроллер 21 Ethernet соединен с каналом 23 связи с компьютером, канал 23 связи с компьютером является каналом интерфейса Ethernet; источник 3 питания соединен с сетью переменного тока ~ 220 В, выходы напряжения постоянного тока источника 3 питания соединены с цепями питания генератора 1, ПЛИС 4, микроконтроллера 20 и контроллера 21 Ethernet. Контроллер 21 Ethernet обеспечивает подключение устройства к компьютеру с целью управления устройством через виртуальную панель управления (компьютер на фиг. 1 не показан).

Генератор 1 служит для генерации высокостабильных импульсов синхронизации, которые подаются на тактовый ввод ПЛИС 4. Генератор 1 выполнен на микросхеме B525CEM3 100.000MHZ фирмы BFC (Brookdale Frequency Controls), которая генерирует прямоугольные импульсы частотой 100МГц с относительной стабильностью 5×10^-6 .

Канал 2 пускового импульса служит для приема пускового импульса. В канале 2 производится дискриминация пускового импульса по уровню порогового напряжения и формирование прямоугольного пускового импульса уровня лог. «1», который подается на первый ввод ПЛИС 4. Канал 2 содержит компараторы MAX912ESE фирмы MAXIM (задержка распространения не более 10 нс), которые не пропускают в ПЛИС 4 пусковой импульс ниже положительного и выше отрицательного уровня напряжения и формируют на выходе прямоугольный импульс. Уровни порогового напряжения формирует микросхема ЦАП MAX506ACWP, микросхема опорного напряжения MAX873AESA, операционный усилитель ICL7611ACSA - все фирмы MAXIM (на фиг. 1 эти схемы не показаны).

Источник 3 питания служит для преобразования напряжение 220 В переменного тока в напряжение постоянного тока номиналов, необходимых для питания генератора 1, ПЛИС 4, микроконтроллера 20, контроллера 21 Ethernet, микросхем и радиоэлементов, входящих в состав канала 2 пускового импульса и канала 19 выходного импульса. Источник 3 питания содержит модуль электропитания МАА150-1С12СГН производства ООО «Александер электрик Дон», который преобразует напряжение 220 В переменного тока в напряжение 12 В постоянного тока мощностью 150 Вт. Микросхемы вторичного питания LMZ22005TZE, LP3874ES-2.5 фирмы Texas Instruments (TI) преобразуют напряжение 12 В в напряжение номиналов 3,3; 1,2; 2,5 В для цепей питания ПЛИС 4 и генератора 1; микросхемы LMZ12002TZE (TI) преобразуют напряжение 12 В в напряжение номиналов 3,3; 1,8 В для цепей питания микроконтроллера 20 и контроллера 21 Ethernet. Источник 3 питания содержит микросхемы источников вторичного питания, обеспечивающие преобразование напряжения 12 В в напряжение номиналов, необходимых для цепей питания микросхем и радиоэлементов, входящих в состав канала 2 и канала 19.

В ПЛИС 4 спроектирован формирователь задержки, который содержит умножитель 5 частоты и канал 6 задержки. Канал 6 задержки содержит триггеры 7, 8, 10, 13, счетчик 11 задержки, счетчик 14 длительности, регистр 12 кода длительности, регистр 16 кода задержки, регистр 17 кода компенсации, умножитель 15 двоичных чисел, сумматор 18 двоичных чисел, логический элемент И 9. Формирователь задержки спроектирован на основе внутренних ресурсов ПЛИС 4 с помощью программных средств. ПЛИС 4 является программируемой логической интегральной схемой EP3C16F484C6 семейства Cyclone III фирмы ALTERA, имеющей следующие ресурсы: 15,5 тыс. логических элементов, 504 Кбит памяти, двоичные умножители и сумматоры, выделенные тактовые линии синхронизации, четыре умножителя частоты и четыре тактовых ввода, общее количество вводов 484. Максимальная частота переключения триггеров и счетчиков в ПЛИС 4 - 330 МГЦ. Программа конфигурирования ПЛИС 4 хранится в микросхеме Flash памяти EPCS16SI8 фирмы ALTERA, содержащей 16 Кбит памяти (Flash память на фиг. 1 не показана).

Умножитель 5 частоты внутри ПЛИС 4 служит для умножения частота генератора 1 на программируемый коэффициент k. Тактовые импульсы с выхода умножителя 5 распространяются внутри ПЛИС 4 по выделенным тактовым линиям синхронизации на тактовые входы триггеров 7, 8, 10, 13 и счетчиков 11, 14.

Канал 6 задержки является функционально законченным узлом внутри ПЛИС 4, включающим в себя триггеры 7, 8, 10, 13, счетчики 11, 14, регистры 12, 16, 17, умножитель 15 двоичных чисел, сумматор 18 двоичных чисел, логический элемент 9. Канал 6 выделен отдельным узлом для случая использования нескольких каналов задержки в одной микросхеме ПЛИС 4.

Триггеры 7 и 8 внутри ПЛИС 4 являются синхронными D триггерами.

Триггер 7 служит для синхронизации пускового импульса с тактовыми импульсами внутри ПЛИС 4.

Логический элемент 9 внутри ПЛИС 4 выполняет двухвходовую логическую функцию И.

Триггеры 10 и 13 внутри ПЛИС 4 являются синхронными RS триггерами с входом S установки в лог. «1» и входом R сброса в лог. «0».

Счетчик 11 задержки и счетчик 14 длительности являются внутри ПЛИС 4 двоичными счетчиками с входом Sload синхронной загрузки, входом Cnt_En разрешения счета, входом Data данных и выходом Сout переполнения.

Триггеры 7 и 8 и логический элемент 9 служат для выделения периода тактового импульса (такта), первого после фронта пускового импульса. Выделенный первый такт в начале пускового импульса служит для управления счетчиком 11 по входу «Sload» - синхронной загрузки двоичного кода, который получен в сумматоре 18.

Счетчики 11 и 14 служат для счета тактовых импульсов внутри ПЛИС 4.

Триггер 10 служит для управления счетчиком 11 по входу «Cnt_En» - разрешения / запрета счета импульсов.

Триггер 13 служит для управления счетчиком 14 по входу «Cnt_En».

Регистр 16 кода задержки внутри ПЛИС 4 служит для оперативного хранения двоичного кода программируемой задержки.

Регистр 12 кода длительности внутри ПЛИС 4 служит для оперативного хранения двоичного кода длительности выходного импульса.

Умножитель 15 двоичных чисел внутри ПЛИС 4 служит для двоичного умножения кода программируемой задержки, который содержится в регистре 16, на коэффициент умножения частоты.

Регистр 17 кода компенсации внутри ПЛИС 4 служит для оперативного хранения двоичного кода компенсации начальной задержки пускового импульса.

Сумматор 18 двоичных чисел внутри ПЛИС 4 служит для двоичного вычитания кода компенсации из кода, который получен в умножителе 15.

Микроконтроллер 20 хранит в постоянной памяти программу работы, код порога срабатывания, код задержки и др. При подаче напряжения питания микроконтроллер 20 записывает код порога в ЦАП канала 2, код задержки в ПЛИС 4 в регистр 16. Микроконтроллер 20 содержит микросхему LPC2294HBD144 фирмы NXP Semiconductors и кварцевый резонатор РК386М-5АМ-14745,6К. Микросхема LPC2294HBD144 содержит 32-бит ARM ядро, 16 Кбайт ОЗУ, 256 Кбайт Flash памяти программ, работает на частотах до 60 МГц. Микроконтроллер 20 имеет 32-бит шину данных.

Канал 19 выходного импульса служит для формирования выходного импульса. Канал 19 содержит формирователь амплитуды (12 В), фронта (5 нс) и мощности выходного импульса на нагрузку 50 Ом (формирователь на фиг. 1 не показан). Реализован на транзисторах 2Т3129А9 и КТ3172А9, обеспечивающих фронт нарастания напряжения 5 нс.

Контроллер 21 Ethernet служит для поддержки интерфейса Ethernet и содержит микросхему DM9000EP фирмы Davicom и кварцевый резонатор РК386М-5АМ-25000К. Контроллер 21 Ethernet имеет 32-бит шину данных.

Шина 22 данных служит для передачи команд и данных между микроконтроллером 20, ПЛИС 4 и контроллером 21 Ethernet.

Канал 23 связи с компьютером служит для физической связи устройства с компьютером по интерфейсу Ethernet. Канал 23 содержит трансформатор J00-0065NL фирмы Pulse.

В устройстве с помощью микроконтроллера 20 и контроллера 21 Ethernet посредством шины 22 данных и канала 23 связи с компьютером осуществляется программное управление устройством благодаря виртуальной панели управления на экране компьютера: запись порога срабатывания, запись кода задержки и др.

Устройство задержанного пуска работает следующим образом.

После включения источника 3 питания и установления номиналов напряжения в цепях вторичного питания, происходит инициализация микроконтроллера 20 и загрузка программы конфигурации в ПЛИС 4 из микросхемы Flash памяти (микросхема Flash памяти на фиг.1 не показана). При загрузке программы конфигурации в ПЛИС 4 записывается двоичный код длительности выходного импульса в регистр 12 и двоичный код компенсации в регистр 17. Микроконтроллер 20 приступает к выполнению программы, хранящейся в его постоянной памяти.

Под управлением микроконтроллера 20 по шине 22 через группу третьих вводов ПЛИС 4 проходит команда установки в лог. «0» триггеров 7, 8, 10, 13 и счетчиков 11, 14. Микроконтроллер 20 записывает код порога в ЦАП канала 2 (запись порога в ЦАП производится через ПЛИС 4 по цепям, которые на фиг. 1 не показаны). Микроконтроллер 20 записывает в ПЛИС 4 двоичный код задержки. Код задержки поступает по шине 22 на группу третьих вводов ПЛИС 4, группа третьих вводов ПЛИС 4 соединена внутри ПЛИС 4 с входом данных регистра 16 в канале 6 задержки. Код порога, код задержки первоначально были загружены в постоянную память микроконтроллера 20 по шине 22 под управлением контроллера 21 Ethernet из компьютера по каналу 23 пользователем с помощью виртуальной панели управления устройством (компьютер на фиг. 1 не показан). Код длительности и код компенсации появляются в регистре 12 и регистре 17 при конфигурировании ПЛИС 4.

Импульсы с выхода генератора 1 частотой f поступают на тактовый ввод ПЛИС 4. Тактовый ввод ПЛИС 4 соединен внутри ПЛИС 4 с тактовым входом умножителя 5. Умножитель 5 запрограммирован в ПЛИС 4 на коэффициент k умножения частоты. Коэффициент k ≥ 2. Импульсы с выхода умножителя 5 частотой, увеличенной в k раз и равной (k×f) , распространяются по выделенным тактовым линиям внутри ПЛИС 4 на тактовые входы триггеров 7, 8, 10, 13 и на тактовые входы счетчиков 11, 14.

Пусковой импульс, превысивший порог срабатывания в канале 2, проходит на первый ввод ПЛИС 4. Первый ввод ПЛИС 4 соединен внутри ПЛИС 4 с входом «D» триггера 7. На фиг. 2 показан пусковой импульс на входе «D» триггера 7 (см. «Тр.7_вх» на фиг. 2), фронт которого (перепад уровня с лог. «0» на лог. «1») отмечен в интервале между импульсами Т1 и Т2, а спад (перепад уровня с лог. «1» на лог. «0») в интервале между импульсами Т5 и Т6. В триггере 7 пусковой импульс синхронизируется с тактовыми импульсами Т2, Т3, Т4, Т5, Т6. На выходе триггера 7 фронт импульса появляется с задержкой относительно импульса Т2, а спад - с задержкой относительно импульса Т6 (см. «Тр.7_вых» на фиг. 2). Импульс с выхода триггера 7 поступает на вход «D» триггера 8 и синхронизируется с тактовыми импульсами Т3, Т4, Т5, Т6, Т7. На инверсном выходе триггера 8 перепад уровня с лог. «1» на лог. «0» происходит с задержкой относительно импульса Т3, а обратный перепад с лог. «0» на лог. «1» - с задержкой относительно импульса Т7 (см. «Тр.8_вых» на фиг. 2). Перепад уровня с лог. «1» на лог. «0» на выходе триггера 8 запаздывает на один такт (период тактовой частоты) относительно перепада уровня с лог. «0» на лог. «1» на выходе триггера 7. Импульс с выхода триггера 7 поступает на первый вход логического элемента 9, импульс с инверсного выхода триггера 8 на второй вход логического элемента 9. Входные уровни в логическом элементе 9 сравниваются по логике И, в результате на выходе логического элемента 9 формируется импульс длительности в один такт, фронт которого появляется с задержкой относительно импульса Т2, а спад - с задержкой относительно импульса Т3 (см. «И 9_вых» на фиг. 2). Импульс с выхода логического элемента 9 поступает на вход «Sload» счетчика 11 и на вход «S» триггера 10. Выход триггера 10 соединен с входом «Cnt_En» счетчика 11. К моменту поступления импульса Т3 на тактовый вход счетчика 11 уровень лог. «1» на входе «Sload» счетчика 11 разрешает параллельную загрузку, а уровень лог. «0» на входе «Cnt_En» запрещает счет импульсов (см. «Тр.10_вых» на фиг. 2). Счетчик 11 по фронту импульса Т3 производит загрузку кода со входа «Data», на который подан код с выхода данных сумматора 18. На выходе данных счетчика 11 с задержкой относительно импульса Т3 появляется код, рассчитанный в сумматоре 18 (см. «Сч.11_вых» на фиг. 2). После фронта импульса Т3 на входе «Sload» счетчика 11 устанавливается уровень лог. «0», переданный с выхода логического элемента 9, который запрещает параллельную загрузку. Триггер 10 срабатывает по фронту импульса Т3 и на его выходе появляется уровень лог. «1» с задержкой относительно импульса Т3. Уровень лог. «1» с выхода триггера 10 поступает на вход «Cnt_En» счетчика 11 и разрешает производить счет импульсов (см. «Тр.10_вых» на фиг. 2). Счетчик 11 начинает производить прямой счет тактовых импульсов начиная с Т4 и т. д., прибавляя каждый раз единицу к коду, записанному в счетчик 11 из сумматора 18 (см. «Сч.11_вых» на фиг. 2). Когда счетчик 11 доходит до максимального кода (лог. «1» на выходе данных) на выходе «Cout» появляется перепад уровня с лог. «0» на лог. «1» (см. «Сч.11_Cout» на фиг. 3). Уровень лог. «1» с выхода «Cout» счетчика 11 с задержкой относительно импульса Т(m+1) поступает на вход «Sload» счетчика 14, на вход «S» триггера 13 и на вход «R» триггера 10. Выход триггера 13 соединен с входом «Cnt_En» счетчика 14. К моменту поступления импульса Т(m+2) на тактовый вход счетчика 14 уровень лог. «1» на входе «Sload» счетчика 14 разрешает параллельную загрузку, а уровень лог. «0» на входе «Cnt_En» запрещает счет импульсов (см. «Тр.13_вых» на фиг. 3). Счетчик 14 по фронту импульса Т(m+2) производит загрузку кода со входа «Data», который поступил с выхода данных регистра 12. На выходе данных счетчика 14 с задержкой относительно импульса Т(m+2) появляется код, полученный из регистра 12 (см. «Сч.14_вых» на фиг. 3). По фронту импульса Т(m+2) счетчик 11 производит сброс лог. «1» на выходе «Cout». Уровень лог. «0» с задержкой относительно импульса Т(m+2) с выхода «Cout» счетчика 11 появляется на входе «Sload» счетчика 14 и запрещает параллельную загрузку. Триггер 13 по фронту импульса Т(m+2) устанавливается в лог. «1», которая с задержкой относительно импульса Т(m+2) поступает на вход «Cnt_En» счетчика 14 и разрешает производить счет импульсов в нем (см. «Тр.13_вых» на фиг. 3). Счетчик 14 начинает производить прямой счет тактовых импульсов начиная с импульса Т(m+3) и т. д., прибавляя каждый раз единицу к коду, записанному в счетчик 14 из регистра 12 (см. «Сч.14_вых» на фиг. 3). Лог. «1» с выхода триггера 13 поступает внутри ПЛИС 4 на второй ввод, который снаружи ПЛИС 4 соединен с каналом 19. Лог. «1» на втором вводе ПЛИС 4 запускает формирователь выходного импульса в канале 19. В канале 19 возникает фронт выходного импульса. Триггер 10 по фронту импульса Т(m+2) устанавливается в лог. «0», который с задержкой относительно импульса Т(m+2) поступает на вход «Cnt_En» счетчика 11 и запрещает производить счет импульсов в нем (см. «Тр.10_вых» на фиг. 3). Когда счетчик 14 доходит до максимального кода (лог. «1» на выходе данных) на выходе «Cout» появляется перепад уровня с лог. «0» на лог. «1» (см. «Сч.14_ Cout» на фиг. 3). Уровень лог. «1» с выхода «Cout» счетчика 14 с задержкой относительно импульса Т(m+1+n) поступает на вход «R» триггера 13. Триггер 13 по фронту импульса Т(m+2+n) устанавливается в лог. «0», который с задержкой относительно импульса Т(m+2+n) поступает на вход «Cnt_En» счетчика 14 и запрещает производить счет импульсов в нем (см. «Тр.13_вых» на фиг. 3). Одновременно лог. «0» с выхода триггера 13 через второй ввод ПЛИС 4 поступает в канал 19 и останавливает формирователь выходного импульса в нем. В канале 19 возникает спад выходного импульса.

Период тактовых импульсов внутри ПЛИС 4 уменьшился в k раз, где k коэффициент умножения частоты в умножителе 5. Для того чтобы время задержки, сосчитанное в счетчике 11, не уменьшилось в k раз, в ПЛИС 4 использован умножитель 15 двоичных чисел. На вход данных умножителя 15 поступает двоичный код задержки А с выхода данных регистра 16. В умножителе 15 код задержки А умножается на коэффициент k. Двоичный код, полученный в умножителе 15, имеет число разрядов больше, чем код задержки, поэтому емкость счетчика 11 увеличена. Начальная задержка пускового импульса в цепях распространения и передачи равна времени распространения пускового импульса в канале 2, времени передачи импульса по внешним цепям между микросхемами и времени распространения импульса внутри ПЛИС 4. Начальная задержка добавляется к программируемой цифровой задержке. Начальная задержка составляет систематическую погрешность задержки пускового импульса, так как она постоянно присутствует во всякой программируемой цифровой задержке. Для компенсации начальной задержки в предлагаемом устройстве производится двоичное вычитание кода компенсации начальной задержки из кода, рассчитанного в умножителе 15. Код компенсации начальной задержки равен такому числу периодов тактовой частоты (тактов), сумма которых по длительности наиболее точно равна величине начальной задержки. Код компенсации с выхода данных регистра 17 поступает на первый вход данных сумматора 18, а код, рассчитанный в умножителе 15 с его выхода данных, поступает на второй вход данных сумматора 18. В сумматоре 18 код компенсации вычитается из кода, полученного в умножителе 15. На выходе данных сумматора 18 образуется двоичный код, равный [(k×A) - A_комп.], где A - код задержки пускового импульса в регистре 16, A_комп. - код компенсации начальной задержки в регистре 17. Поскольку счетчик 11 производит прямой счет импульсов в сторону увеличения кода, то для того, чтобы счетчик 11 сосчитал число тактов, равное m = [(k×A) - A_комп.] , на входе «Data» счетчика 11 установлен двоичный код {2^N - [(k×A) - A_комп.]}, где N - число разрядов счетчика 11. В ПЛИС 4 двоичный код задержки А умножается на коэффициент k, далее из двоичного кода (k×A) вычитается код компенсации A_комп. и полученный код [(k×A) - A_комп.] вычитается из кода 2^N . Данные действия производятся в ПЛИС 4, благодаря его программно доступным ресурсам: двоичным умножителям и сумматорам. Умножение кода задержки производится в умножителе 15, остальные действия в сумматоре 18 условно.

Для того чтобы счетчик 14, который работает в режиме прямого счета импульсов, сосчитал число тактов, равное коду длительности, двоичный код длительности в ПЛИС 4 модифицируется в код (2^K - n), где K число разрядов счетчика 14. Данное действие производится в регистре 12 условно.

В заявленном устройстве начальная задержка компенсирована и не влияет на длительность программируемой цифровой задержки, благодаря арифметическому вычету подобранного кода начальной задержки из кода программируемой задержки. В результате, счетчик 11 сосчитывает столько тактов, сколько укладывается в интервал времени от момента поступления пускового импульса в канал 2 до момента появления выходного импульса в канале 19 и этот интервал равен программируемой задержке. Поскольку тактовая частота увеличена в k раз, и число k программируется в ПЛИС 4, период тактовых импульсов может быть установлен достаточно малым для того, чтобы подобранный код начальной задержки был равен величине начальной задержки с наименьшей погрешностью. При этом имеется в виду результирующая начальная задержка, которая учитывает время распространения и передачи импульсов в каналах 2 и 19, а также внутри ПЛИС 4 (в том числе тактовых) как со знаком плюс, так и со знаком минус.

Таким образом, достигается заявленный технический результат, а именно: компенсация начальной задержки пускового импульса в цепях распространения и передачи.

Следует отметить, что заявленная полезная модель предназначена для использования в многоканальном устройстве задержанного пуска, в котором в ПЛИС 4 спроектированы несколько каналов задержки, аналогичных каналу задержки в заявленной полезной модели. На фиг. 4 представлена структурная схема многоканального устройства задержанного пуска, на которой приведены те же обозначения, что и на фиг. 1. На фиг. 4 показаны каналы 6₁, 6₂ … 6_M задержки в количестве М > 1 и соответствующие им каналы 19₁, 19₂ … 19_M выходного импульса. При этом генератор 1 соединен с тактовым вводом ПЛИС 4, тактовый ввод ПЛИС 4 соединен внутри ПЛИС 4 с тактовым входом умножителя 5 частоты, выход которого соединен в каждом канале 6₁, 6₂ … 6_M задержки с тактовым входом первого 13, второго 7, третьего 8, четвертого 10 триггеров, с тактовым входом счетчика 11 задержки и счетчика 14 длительности; канал 2 пускового импульса соединен с первым вводом ПЛИС 4, первый ввод ПЛИС 4 соединен внутри ПЛИС 4 в каждом канале 6₁, 6₂ … 6_M задержки с входом второго триггера 7, выход которого соединен с входом третьего триггера 8 и с первым входом логического элемента И 9, второй вход логического элемента И 9 соединен с инверсным выходом третьего триггера 8, а выход логического элемента И 9 соединен с входом синхронной установки в лог. «1» четвертого триггера 10 и с входом синхронной загрузки счетчика 11 задержки, выход переполнения счетчика 11 задержки соединен с входом синхронной загрузки счетчика 14 длительности, с входом синхронной установки в лог. «1» первого триггера 13 и с входом синхронной установки в лог. «0» четвертого триггера 10 , выход четвертого триггера 10 соединен с входом разрешения счета счетчика 11 задержки, вход данных счетчика 11 задержки соединен с выходом данных сумматора 18 двоичных чисел, первый вход данных сумматора 18 двоичных чисел соединен с выходом данных регистра 17 кода компенсации, а второй вход данных сумматора 18 двоичных чисел соединен с выходом данных умножителя 15 двоичных чисел, вход данных умножителя 15 двоичных чисел соединен с выходом данных регистра 16 кода задержки; каждый канал 19₁, 19₂ … 19_M выходного импульса соединен с соответствующим вторым вводом из группы вторых вводов ПЛИС 4, каждый ввод из группы вторых вводов соединен внутри ПЛИС 4 в соответствующем канале 6₁, 6₂ … 6_M задержки с выходом первого триггера 13 и с входом разрешения счета счетчика 14 длительности, выход переполнения счетчика 14 длительности соединен с входом синхронной установки в лог. «0» первого триггера 13; вход данных счетчика 14 длительности в каждом канале 6₁, 6₂ … 6_M задержки соединен с выходом данных регистра 12 кода длительности; шина 22 данных микроконтроллера 20 соединена с шиной данных контроллера 21 Ethernet и с группой третьих вводов ПЛИС 4, группа третьих вводов ПЛИС 4 соединена внутри ПЛИС 4 в каждом канале 6₁, 6₂ … 6_M задержки с входом данных регистра 16 задержки, контроллер 21 Ethernet соединен с каналом связи с компьютером, канал связи с компьютером является каналом интерфейса Ethernet; выходы источника 3 питания соединены с цепями питания генератора 1, ПЛИС 4, микроконтроллера 20 и контроллера 21 Ethernet.. Описание работы каналов задержки в многоканальном устройстве задержанного пуска аналогично описанию работы одного канала задержки в заявленной полезной модели.

В многоканальном устройстве задержанного пуска, в котором каналы 6 задержки реализованы по схеме канала заявленной полезной модели и в котором многоканальный формирователь 4 задержки реализован в одной микросхеме ПЛИС 4, уменьшено количество микросхем по сравнению с прототипом. Например, 40 каналов 6 задержки спроектированы в одной микросхеме ПЛИС EP3C16F484C6 семейства Cyclone III фирмы ALTERA. В прототипе, согласно описанию, формирователь 4 задержки на 40 каналов содержал бы 20 модулей задержки на два канала в каждом с тремя микросхемами в каждом модуле (микросхемы микроконтроллера 20, таймера и ПЛИС 4), то есть 60 микросхем. Уменьшение числа микросхем позволило уменьшить габаритные размеры устройства задержанного пуска. Устройство задержанного пуска на сорок каналов выполнено на одной плате в корпусе одного прибора. Число каналов 6 задержки зависит от объема ПЛИС 4 и может быть увеличено при использовании ПЛИС 4 с большими ресурсами.

Claims

Устройство задержанного пуска, содержащее источник питания, канал пускового импульса, генератор, микроконтроллер, канал выходного импульса, канал связи с компьютером, формирователь задержки, содержащий канал задержки; в канале задержки содержится регистр кода задержки, регистр кода длительности, счетчик задержки, счетчик длительности, первый триггер, отличающееся тем, что формирователь задержки спроектирован в программируемой логической интегральной схеме (ПЛИС) и дополнительно содержит умножитель частоты; канал задержки в ПЛИС дополнительно содержит умножитель двоичных чисел, сумматор двоичных чисел, регистр кода компенсации, второй, третий и четвертый триггеры, логический элемент И, счетчик задержки и счетчик длительности являются двоичными счетчиками с входом синхронной загрузки, первый и четвертый триггеры являются синхронными RS триггерами, второй и третий триггеры являются синхронными D триггерами; кроме того, устройство дополнительно содержит контроллер Ethernet; при этом генератор соединен с тактовым вводом ПЛИС, тактовый ввод ПЛИС соединен внутри ПЛИС с тактовым входом умножителя частоты, выход которого соединен в канале задержки с тактовым входом первого, второго, третьего и четвертого триггеров, а также с тактовым входом счетчика задержки и счетчика длительности; канал пускового импульса соединен с первым вводов ПЛИС, первый ввод ПЛИС соединен внутри ПЛИС в канале задержки с входом второго триггера, выход которого соединен с входом третьего триггера и с первым входом логического элемента И, второй вход логического элемента И соединен с инверсным выходом третьего триггера, а выход логического элемента И соединен с входом синхронной установки в лог. «1» четвертого триггера и с входом синхронной загрузки счетчика задержки, выход переполнения счетчика задержки соединен с входом синхронной загрузки счетчика длительности, а также с входом синхронной установки в лог. «1» первого триггера и с входом синхронной установки в лог. «0» четвертого триггера, выход четвертого триггера соединен с входом разрешения счета счетчика задержки, вход данных счетчика задержки соединен с выходом данных сумматора двоичных чисел, первый вход данных сумматора двоичных чисел соединен с выходом данных регистра кода компенсации, а второй вход данных сумматора двоичных чисел соединен с выходом данных умножителя двоичных чисел, вход данных умножителя двоичных чисел соединен с выходом данных регистра кода задержки; канал выходного импульса соединен со вторым вводов ПЛИС, второй ввод ПЛИС соединен внутри ПЛИС в канале задержки с выходом первого триггера и с входом разрешения счета счетчика длительности, выход переполнения счетчика длительности соединен с входом синхронной установки в лог. «0» первого триггера; вход данных счетчика длительности в канале задержки соединен с выходом данных регистра кода длительности; шина данных микроконтроллера соединена с шиной данных контроллера Ethernet и с группой третьих вводов ПЛИС, группа третьих вводов ПЛИС соединена внутри ПЛИС в канале задержки с входом данных регистра кода задержки; контроллер Ethernet соединен с каналом связи с компьютером, канал связи с компьютером является каналом интерфейса Ethernet; выходы источника питания соединены с цепями питания генератора, ПЛИС, микроконтроллера и контроллера Ethernet.