TWI677190B - 時脈產生裝置及時脈產生方法 - Google Patents
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Abstract
一種時脈產生裝置包含除數暫存器、參考時脈產生器、第一計數器、第二計數器及延遲調節電路。除數暫存器提供除數。參考時脈產生器輸出參考時脈訊號。第一計數器計數參考時脈訊號的第一週期數量以產生第一計數值，並根據第一計數值與除數輸出第一時脈訊號。第二計數器計數第一時脈訊號的第二週期數量而產生第二計數值，並根據第二計數值與係數值輸出第二時脈訊號。延遲調節電路根據第一時脈訊號決定是否控制第一計數器以延遲輸出第一時脈訊號。
Description
本案係有關於一種電子裝置及方法，且特別是有關於一種時脈產生裝置及時脈產生方法。
在電子與通訊領域，鮑率產生器(Baud rate generator)可將高頻率振盪器(high-speed oscillator)轉為低頻率鮑率(low-speed Baud rate)。高頻震盪器來源可為微處理器時脈或石英振盪器。鮑率產生器可應用於資料串列傳輸、串列與並行通訊間的轉換，像是非同步式串列介面(UART,universal asynchronous receiver-transmitter)。
於非同步式串列介面通訊中，為了使接收端/發射端(receiver/transmitter)裝置正確的傳輸及接收資料，必須設定極相近的鮑率(Baud rate)。然而，一般傳輸過程較難使得接收端/發射端裝置的鮑率近似，導致傳輸及接收資料較易發生錯誤。
為解決先前技術的問題，本案之一技術態樣係關於一種時脈產生裝置，包含除數暫存器、參考時脈產生器、第一計數器、第二計數器及延遲調節電路。除數暫存器提供除數。參考時脈產生器輸出參考時脈訊號。第一計數器計數參考時脈訊號的第一週期數量以產生第一計數值，並根據第一計數值與除數輸出第一時脈訊號。第二計數器計數第一時脈訊號的第二週期數量而產生第二計數值，並根據第二計數值與係數值輸出第二時脈訊號。延遲調節電路根據第一時脈訊號決定是否控制第一計數器以延遲輸出第一時脈訊號。
此外，本案之另一技術態樣係關於一種時脈產生方法，用於包含參考時脈產生器的時脈產生裝置，參考時脈產生器輸出參考時脈訊號，時脈產生方法包含下述步驟：計數參考時脈訊號的第一週期數量而產生第一計數值，並根據第一計數值與除數輸出第一時脈訊號；計數第一時脈訊號的第二週期數量而產生第二計數值，並根據第二計數值與係數值輸出第二時脈訊號；以及根據第一時脈訊號決定是否延遲輸出第一時脈訊號。
因此，根據本案之技術內容可於傳輸過程中，使得接收端/發射端裝置的鮑率近似，進一步提高傳輸及接收資料的正確率。
100‧‧‧時脈產生裝置
110‧‧‧除數暫存器
120‧‧‧參考時脈產生器
130‧‧‧第一計數器
140‧‧‧第二計數器
150‧‧‧延遲調節電路
151‧‧‧第三計數器
153‧‧‧查找表
155‧‧‧邏輯閘
156‧‧‧及閘
157‧‧‧反閘
159‧‧‧延遲補償器
300‧‧‧方法
310~330‧‧‧步驟
500‧‧‧系統匯流排
第1圖係依照本案一實施例繪示一種時脈產生裝置的示意圖。
第2圖係依照本案一實施例繪示一種時脈產生裝置的示意圖。
第3圖係繪示依照本案一實施例的一種時脈產生方法之流程示意圖。
第1圖係依照本案一實施例繪示一種時脈產生裝置100的示意圖。時脈產生裝置100包含除數暫存器110、參考時脈產生器120、第一計數器130、第二計數器140及延遲調節電路150。於連接關係上，時脈產生裝置100透過系統匯流排500與系統連接。除數暫存器110耦接於第一計數器130，第一計數器130耦接於第二計數器140，參考時脈產生器120耦接於第一計數器130與第二計數器140，延遲調節電路150耦接於參考時脈產生器120與第一計數器130。
於操作上，參考時脈產生器120輸出一參考時脈訊號Sref，舉例而言，參考時脈產生器120每隔幾微秒(μs)輸出一脈衝以作為參考時脈訊號Sref，換句話說，參考時脈訊號Sref可視為一週期性訊號。除數暫存器110提供除數給第一計數器130，第一計數器130計數參考時脈訊號Sref的週期數量(例如可計數參考時脈訊號Sref的脈衝數量或升緣數量)並產生第一計數值，若除數暫存器110提供之除數為3，當第一計數器130之第一計數值為3時，第一計數器130會輸出一脈衝以作為第一時脈訊號S1。在一些實施例中，當第一計數器130計
數到參考時脈產生器120所產生之參考時脈訊號Sref的3個週期後，第一計數器130會輸出一脈衝以作為第一時脈訊號S1。
第二計數器140接收一預設的係數值，且第二計數器140用以計數第一時脈訊號S1的週期數量(如計數第一時脈訊號S1的脈衝數量或升緣數量)以產生第二計數值，當第二計數值等於係數值時，第二計數器140輸出一脈衝以作為第二時脈訊號S2。在一些實施例中，當第二計數器140計數到第一時脈訊號S1的3個週期後，第一計數器130會輸出一脈衝以作為第一時脈訊號S1。
在一些實施例中，參考時脈訊號Sref、第一時脈訊號S1、第二時脈訊號S2的各脈衝時間長度佔週期時間的比例小於100%。
在一些實施例中，當第一計數器130之第一計數值到達除數後，第一計數值會重新計數。在一些實施例中，第二計數器140之第二計數值到達係數值後，第二計數值會重新計算。舉例來說，若除數為3，第一計數值可為1、2、3、1、2、3..。
延遲調節電路150根據第一時脈訊號S1以決定是否控制第一計數器130延遲輸出第一時脈訊號S1。若延遲調節電路150判定第一時脈訊號S1需要進行調節，延遲調節電路150輸出延遲控制訊號至第一計數器130，此時，第一計數器130延遲輸出第一時脈訊號S1，相應地，第二計數器140會收到經延遲之第一時脈訊號S1，由於第二計數器140是計數第一
時脈訊號S1的週期數量而輸出第二時脈訊號S2，因此，第二時脈訊號S2之輸出會相應地被延遲。
在一些實施例中，第一計數器130延遲輸出第一時脈訊號S1時，會在第一計數器130之計數週期中延遲計數。舉例來說，當除數暫存器110提供之除數為3時，原先第一計數器130的計數方式為1、2、3，在延遲過後，第一計數器130的延遲計數方式為1、1、2、3。
舉例而言，第1圖所示之時脈產生裝置100產生的時脈頻率可參閱式1(於此例中用鮑率(Baud Rate)為例)。
第1圖所示之時脈產生裝置100可為但不限於鮑率產生器，在式1中，BaudRate為時脈產生裝置100輸出之第二時脈訊號S2之頻率，reference clk rate為參考時脈產生器120提供參考時脈訊號Sref之頻率，k為第二計數器140用以與第二計數值進行比較之係數值，Divisor為除數暫存器110所提供之除數，Delay addition為第一計數器130輸出之第一時脈訊號S1的延遲次數。
以鮑率產生器之k值為16、目標鮑率為921600bps、參考時脈為50MHz為例，若無本案之延遲調節電路150提供Delay addition來做適應性地延遲，則此時除數暫存器110提供之除數如下：
在上述式2中，Divisor Register即為除數暫存器110所儲存的值，由上述式2可知，所需的除數為3。將除數代入式1(然不包含本案延遲調節電路150提供之Delay addition，即Delay addition為0的情形)，可得鮑率如下：
如上所示，鮑率約為1041667bps，其與目標鮑率921600bps的誤差為13.02%。然而，若增加本案延遲調節電路150提供之Delay addition，則鮑率的誤差會下降。Delay addition的計算方式如下：先計算除數及其小數點後的位數：
接著，計算Delay addition(延遲次數)：Delay addition=integer(0.39×16+0.5)=6...式3
如式3所示，Delay addition之計算會將小數點後的位數納入考量，將0.39乘上鮑率產生器之k值，然後將上述之積加上0.5，以利於四捨五入。得到Delay addition後，再以式1計算鮑率如下：
如上所示，鮑率為925926bps，其與目標鮑率921600bps的誤差僅為0.47%。大幅縮小了輸出之鮑率的誤差。
因此，透過本案之延遲調節電路150提供延遲控制訊號，導致後續第二時脈訊號S2亦會被延遲，進而使得時脈產生裝置100最終得以輸出誤差極小之鮑率。
第2圖係依照本案一實施例繪示一種時脈產生裝置100的示意圖。此圖例示性地繪示第1圖之延遲調節電路150的內部元件，以作為本案的實施例之一，但不以此為限。需先說明的是，除數暫存器110、參考時脈產生器120、第一計數器130、第二計數器140之耦接及操作關係已於第1圖進行說明，於此不作贅述。
如第2圖所示，延遲調節電路150包含第三計數器151、查找表153、邏輯閘155、延遲補償器159。於連接關係上，第三計數器151耦接於第一計數器130、查找表153及參考時脈產生器120。查找表153可存於延遲調節電路100之記憶體(未繪示)中，或存於其餘可供儲存之元件中，上述記憶體或元件耦接於延遲補償器159及邏輯閘155。邏輯閘155連接於第一計數器130。
於操作上，第三計數器151計數第一時脈訊號S1而輸出相應於第一時脈訊號S1之序號SN。延遲調節電路100根據序號SN以及延遲補償器159輸出之延遲次數SD向查找表153進行查找，據以輸出延遲調節訊號SA。隨後，邏輯閘155收到延遲調節訊號SA後，邏輯閘155會根據第一時脈訊號S1之位準與延遲調節訊號SA之位準輸出延遲控制訊號SC。當第一計數器130收到對應於延遲輸出的延遲控制訊號SC時，第一計數器130根據延遲控制訊號SC以延遲輸出第一時脈訊號
S1。相應地，第二計數器140根據經延遲的第一時脈訊號S1而輸出第二時脈訊號S2。
在一些實施例中，於第一計數值等於除數時，第一計數器130才會輸出一脈衝，此時，第一計數器130才會根據延遲控制訊號SC判斷是否要延遲輸出第一時脈訊號S1。
舉例而言，查找表之內容如下：
如上所示，表格中之列(row)編號由上至下是從列0至列15，行(column)編號從右至左是行0~行15，延遲補償器159輸出之延遲次數SD，對應於查找表153之列編號，此外，第三計數器151輸出之序號SN對應於查找表153之行。舉例來說，當延遲次數SD為6及序號SN為0時，列6行0之數值1將作為延遲調節訊號SA，並由查找表153輸出至邏輯閘155的反閘157，反閘157會將延遲調節訊號SA之位準由1轉換為0，並提供給邏輯閘155的及閘156，此外，及閘156接收第一時脈訊號S1，於第一計數值滿足除數時，第一計數器130所輸出的第一時脈訊號S1為脈衝訊號，因此其位準為1。據此，及閘156接收位準為0的延遲調節訊號SA及位準為1的第一時脈訊號S1，經及閘156之邏輯比較而輸出位準為0的延遲控制訊號SC至第一計數器130，第一計數器130會延遲輸出第一時脈訊號S1。在一些實施例中，邏輯閘155亦可為反閘157，接收延遲調節訊號SA，並輸出延遲控制訊號SC，相應地，第一計數器130會在第一計數值滿足除數後，在根據邏輯閘155的輸出決定是否要延遲第一時脈訊號S1。
同理，當序號SN為3、6、9、12、15時，查找表153輸出之延遲調節訊號SA的位準皆為1，經過同樣的邏輯運算後，第一計數器130收到位準為0的延遲控制訊號SC，因此，第一計數器130於序號SN為0、3、6、9、12、15時皆會延遲輸出第一時脈訊號S1。因此，本案透過延遲調節電路150提供延遲調節訊號SA，如此一來，以時脈產生裝置100為鮑率產生器為例，即可採用式1來產生精準度更佳的鮑率。另外，
若查找表153提供之延遲調節訊號SA的位準為0時，經過上述邏輯運算，第一計數器130收到位準為1的延遲控制訊號SC，此時，第一計數器130將不會延遲輸出第一時脈訊號S1。
在一些實施例中，延遲調節訊號SA以及延遲控制訊號SC的位準不以上述實施例為限。舉例來說，根據邏輯閘155或第一計數器130的不同設置，位準為0的延遲調節訊號SA或是位準為1的延遲控制訊號SC亦可使第一計數器130延遲輸出第一時脈訊號S1。
在一些實施例中，可預先算出延遲次數SD，並設定延遲次數SD成一預設延遲值，此時，延遲調節電路150可根據第一時脈訊號之序號SN向查找表153進行查找，據以輸出延遲控制訊號SC。在一些實施例中，延遲調節電路150可不包含邏輯閘155，舉例來說，延遲調節電路150可根據第一時脈訊號之序號SN向查找表153進行查找，並輸出延遲調節訊號SA以作為延遲控制訊號SC，此時，需設定第一計數器130於第一計數值滿足除數後，再根據邏輯閘155的輸出決定是否要延遲第一時脈訊號S1。
第3圖係繪示依照本案一實施例的一種時脈產生方法之流程示意圖。時脈產生方法包含以下步驟：步驟310：計數參考時脈訊號之週期數量而產生第一計數值，並根據第一計數值與除數以輸出第一時脈訊號；步驟320：計數第一時脈訊號之週期數量而產生第二計數值，並根據第二計數值與一係數值以輸出第二時脈訊號；以及
步驟330：根據第一時脈訊號以決定是否延遲輸出第一時脈訊號。
為清楚詮釋第3圖所示之時脈產生方法，一併參閱第1圖。於步驟310中，可藉由第一計數器130以計數參考時脈訊號Sref的週期數量而產生第一計數值，並根據第一計數值與除數輸出第一時脈訊號S1。於步驟320中，可藉由第二計數器140計數第一時脈訊號S1的週期數量而產生第二計數值，並根據第二計數值與一係數值輸出第二時脈訊號S2。於步驟330中，可藉由延遲調節電路150根據第一時脈訊號S1決定是否延遲輸出第一時脈訊號S1。
在一實施例中，當第一計數值等於除數之值時，可藉由第一計數器130輸出一脈衝以作為第一時脈訊號S1。在另一實施例中，當第二計數值等於係數值時，可藉由第二計數器140輸出一脈衝以作為第二時脈訊號S2。
在其餘實施例中，一併參閱第2圖與第3圖。可藉由第三計數器151計數第一時脈訊號S1的週期數量而輸出相應於第一時脈訊號S1之一序號SN。在另一實施例中，可根據第一時脈訊號S1之序號SN向查找表153進行查找，據以輸出延遲調節訊號SA。
在又一實施例中，可藉由邏輯閘155接收第一時脈訊號S1之位準與延遲調節訊號SA之位準並藉此輸出延遲控制訊號SC。在一實施例中，可藉由第一計數器130接收並根據延遲控制訊號SC以延遲輸出第一時脈訊號S1。於再一實施例
中，可藉由第二計數器140接收並根據經延遲的第一時脈訊號S1而輸出第二時脈訊號S2。
在一實施例中，可藉由延遲補償器159決定延遲輸出第一時脈訊號S1的延遲次數SD。在另一實施例中，可根據第一時脈訊號S1的延遲次數SD與序號SN以向查找表153查找預設位準訊號；若預設位準訊號為第一位準，則查找表153輸出具有一高(低)位準的延遲調節訊號SA；以及若預設位準訊號為第二位準，則查找表153輸出具有一低(高)位準的延遲調節訊號SA。
由上述本案實施方式可知，應用本案具有下列優點。本案實施例所示時脈產生裝置及時脈產生方法，以於傳輸過程使得接收端/發射端裝置的鮑率近似，而提高傳輸及接收資料的正確率。
雖然上文實施方式中揭露了本案的具體實施例，然其並非用以限定本案，本案所屬技術領域中具有通常知識者，在不悖離本案之原理與精神的情形下，當可對其進行各種更動與修飾，因此本案之保護範圍當以附隨申請專利範圍所界定者為準。
Claims (10)
- 一種時脈產生裝置，包含：一除數暫存器，用以提供一除數；一參考時脈產生器，用以輸出一參考時脈訊號；一第一計數器，用以計數該參考時脈訊號的一第一週期數量而產生一第一計數值，並根據該第一計數值與該除數輸出一第一時脈訊號；一第二計數器，用以計數該第一時脈訊號的一第二週期數量而產生一第二計數值，並根據該第二計數值與一係數值輸出一第二時脈訊號；以及一延遲調節電路，用以根據該第一時脈訊號決定是否控制該第一計數器以延遲輸出該第一時脈訊號；其中當該第一計數值等於該除數之值時或當該第一計數值等於該除數之值後，該第一計數器輸出一脈衝以作為該第一時脈訊號。
- 如請求項1所述之時脈產生裝置，其中當該第二計數值等於該係數值時或當該第二計數值等於該係數值後，該第二計數器輸出一脈衝以作為該第二時脈訊號。
- 一種時脈產生裝置，包含：一除數暫存器，用以提供一除數；一參考時脈產生器，用以輸出一參考時脈訊號；一第一計數器，用以計數該參考時脈訊號的一第一週期數量而產生一第一計數值，並根據該第一計數值與該除數輸出一第一時脈訊號；一第二計數器，用以計數該第一時脈訊號的一第二週期數量而產生一第二計數值，並根據該第二計數值與一係數值輸出一第二時脈訊號；以及一延遲調節電路，用以根據該第一時脈訊號決定是否控制該第一計數器以延遲輸出該第一時脈訊號，其中該延遲調節電路包含：一第三計數器，用以計數該第一時脈訊號而輸出相應於該第一時脈訊號之一序號，其中，該延遲調節電路根據該第一時脈訊號之該序號決定是否控制該第一計數器以延遲輸出該第一時脈訊號。
- 如請求項3所述之時脈產生裝置，其中該延遲調節電路更包含：一查找表，其中該延遲調節電路根據該第一時脈訊號之該序號向該查找表進行查找，以輸出一延遲控制訊號。
- 如請求項4所述之時脈產生裝置，其中該延遲調節電路更包含：一邏輯閘，用以接收一延遲調節訊號，並根據該延遲調節訊號輸出該延遲控制訊號，其中，該延遲調節電路根據該第一時脈訊號之該序號向該查找表進行查找後輸出該延遲調節訊號。
- 如請求項5所述之時脈產生裝置，其中該邏輯閘包含：一反閘，用以接收該查找表輸出之該延遲調節訊號，並將該延遲調節訊號之一第一位準調整為一第二位準；以及一及閘，包含：一第一輸入端，耦接於該反閘，並用以接收該第二位準之該延遲調節訊號；以及一第二輸入端，用以接收該第一時脈訊號；其中該及閘根據該第二位準之該延遲調節訊號及該第一時脈訊號的一脈衝輸出該延遲控制訊號。
- 如請求項4所述之時脈產生裝置，其中該延遲調節電路更包含：一延遲補償器，用以決定該第一計數器延遲輸出該第一時脈訊號的一延遲次數，其中，該延遲調節電路根據該第一時脈訊號之該序號及該延遲次數向該查找表進行查找，以輸出該延遲控制訊號。
- 如請求項4~7中任一項所述之時脈產生裝置，其中該第一計數器根據該延遲控制訊號延遲輸出該第一時脈訊號。
- 一種時脈產生裝置，包含：一除數暫存器，用以提供一除數；一參考時脈產生器，用以輸出一參考時脈訊號；一第一計數器，用以計數該參考時脈訊號的一第一週期數量而產生一第一計數值，並根據該第一計數值與該除數輸出一第一時脈訊號；一第二計數器，用以計數該第一時脈訊號的一第二週期數量而產生一第二計數值，並根據該第二計數值與一係數值輸出一第二時脈訊號；以及一延遲調節電路，用以根據該第一時脈訊號決定是否控制該第一計數器以延遲輸出該第一時脈訊號，其中該延遲調節電路更包含：一延遲補償器，用以決定該第一計數器延遲輸出該第一時脈訊號的一延遲次數，其中，該延遲調節電路根據該第一時脈訊號及該延遲次數決定是否控制該第一計數器以延遲輸出該第一時脈訊號。
- 一種時脈產生方法，用於一時脈產生裝置，該時脈產生裝置包含一參考時脈產生器，該參考時脈產生器輸出一參考時脈訊號，其中，該時脈產生方法包含：計數該參考時脈訊號的一第一週期數量而產生一第一計數值，並根據該第一計數值與一除數輸出一第一時脈訊號；計數該第一時脈訊號的一第二週期數量而產生一第二計數值，並根據該第二計數值與一係數值輸出一第二時脈訊號；以及根據該第一時脈訊號決定是否延遲輸出該第一時脈訊號；其中當該第一計數值等於該除數之值時或當該第一計數值等於該除數之值後，輸出一脈衝以作為該第一時脈訊號。
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| TW107139949A TWI677190B (zh) | 2018-11-09 | 2018-11-09 | 時脈產生裝置及時脈產生方法 |
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| JPS60136422A (ja) * | 1983-12-26 | 1985-07-19 | Hitachi Ltd | プリスケラ |
| JP3468964B2 (ja) * | 1996-01-29 | 2003-11-25 | 富士通株式会社 | Ｐｌｌ周波数シンセサイザ回路、比較分周器、及び、スワロウカウンタ |
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Patent Citations (1)
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|---|---|---|---|---|
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