JPS60136422A - プリスケラ - Google Patents
プリスケラInfo
- Publication number
- JPS60136422A JPS60136422A JP58243854A JP24385483A JPS60136422A JP S60136422 A JPS60136422 A JP S60136422A JP 58243854 A JP58243854 A JP 58243854A JP 24385483 A JP24385483 A JP 24385483A JP S60136422 A JPS60136422 A JP S60136422A
- Authority
- JP
- Japan
- Prior art keywords
- flip
- flop
- clock
- gate
- delay element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
Landscapes
- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、分局比の範囲が広く、高速動作に好適な可変
分周回路に関するものである。
分周回路に関するものである。
可変分局全行なう手段としてプリセットカウンタを用い
た場合、カウンタの動作速度によって基本クロックの周
波数が制限されるので、分局後のクロックの高分解能化
を行なうことが困難である。そのため、従来からプリセ
ットカウンタの前段にプリスケラを設け、基本クロック
の高周波化を行ない、分局後のクロックの高分解能化を
行なっていたが、プリスケラの可変分局比によって最小
分局数が制限されるので、可変分局範囲が狭いという欠
点があった。
た場合、カウンタの動作速度によって基本クロックの周
波数が制限されるので、分局後のクロックの高分解能化
を行なうことが困難である。そのため、従来からプリセ
ットカウンタの前段にプリスケラを設け、基本クロック
の高周波化を行ない、分局後のクロックの高分解能化を
行なっていたが、プリスケラの可変分局比によって最小
分局数が制限されるので、可変分局範囲が狭いという欠
点があった。
第1図は、従来の2モジエラスブリスケラの一例の回路
図、第2図は、その2モジュラスプリスケラを用いた可
変分周回路の一例のブロック図である。
図、第2図は、その2モジュラスプリスケラを用いた可
変分周回路の一例のブロック図である。
第1図、第2図に従い、従来例を具体的に説明する。
この第2図に示すプリスケラフは、第1図に示すように
オアゲート1、アンドゲート2、ノアゲート5およびD
フリップフロップ4,5゜6によって構成され、基本ク
ロックfiRを分周してfoutf出力するものである
。
オアゲート1、アンドゲート2、ノアゲート5およびD
フリップフロップ4,5゜6によって構成され、基本ク
ロックfiRを分周してfoutf出力するものである
。
分局数は、選択信号SELによって制御され、例えば、
選択信号SELが“Kn (高)レベルの場合に分周数
は5、′L”(低)レベルの場合に分局数は6である。
選択信号SELが“Kn (高)レベルの場合に分周数
は5、′L”(低)レベルの場合に分局数は6である。
プリスケラだけでは分局数を連続的に可変にできないの
で、第2図に示すようにカウンタ8゜9t−接続する。
で、第2図に示すようにカウンタ8゜9t−接続する。
カウンタ8にデータ値1A”が、またカウンタ9にデー
タ値lIB′″がプリセットされた場合の分局数Nは、
次の式(1)で表わされる。
タ値lIB′″がプリセットされた場合の分局数Nは、
次の式(1)で表わされる。
N=fin/f o = 6 A + 5 (B−A
)=、A +5 B ・・・1川・・・(1)この分周
数Nは、データAの値を変えることによって分局数t−
1きざみに、データBの値を変えることによって分周数
を5きざみに変えることができる。ここで分周数Nf連
続的に可変にできる弗小分周数は、B≧Aという条件を
考慮すると20と彦る。
)=、A +5 B ・・・1川・・・(1)この分周
数Nは、データAの値を変えることによって分局数t−
1きざみに、データBの値を変えることによって分周数
を5きざみに変えることができる。ここで分周数Nf連
続的に可変にできる弗小分周数は、B≧Aという条件を
考慮すると20と彦る。
一般的にはブリスケラの分局数を′U″、″lL”とす
ればU=L−1−1の関係にあるので、分局敷金連続的
に可変にできる最小分周数7V7ninは、次の(2)
式で与えられる。
ればU=L−1−1の関係にあるので、分局敷金連続的
に可変にできる最小分周数7V7ninは、次の(2)
式で与えられる。
Nm1n = L (L −1) −−・−(21すな
わち、カウンタの動作速度を下げる目的でプリスケラの
分局数U、Lを大きくとると、最小分周数Mainが大
きくなシ、分局数Nの可変範囲が狭くなってしまう。
わち、カウンタの動作速度を下げる目的でプリスケラの
分局数U、Lを大きくとると、最小分周数Mainが大
きくなシ、分局数Nの可変範囲が狭くなってしまう。
本発明の目的は、上記した従来技術の欠点をなくシ、高
速動作が可能で分局数の可変範囲が広い可変分周回路を
提供することにある。
速動作が可能で分局数の可変範囲が広い可変分周回路を
提供することにある。
本発明に係る可変分周回路の構成は、分局比に応じて遅
延時間の設定が可能な遅延手段と、これによって反転出
力端子からクロック端子へ2つの帰還ループを作成し、
また入力端子を低レベルに保った第1のDフリップフロ
ップと、他方の出力端子が入力端子に接続され、分周す
べき基本クロックがクロック端子に入力される、3 。
延時間の設定が可能な遅延手段と、これによって反転出
力端子からクロック端子へ2つの帰還ループを作成し、
また入力端子を低レベルに保った第1のDフリップフロ
ップと、他方の出力端子が入力端子に接続され、分周す
べき基本クロックがクロック端子に入力される、3 。
第2のDフリップフロップと、その出力を一定値だけ遅
延させて上記第1のDフリップフロップのセット入力と
する遅延素子と、帰還ループを切換制御するための計数
手段とからIり、帰還ループ内から分局クロックを出力
するようにしたものである。
延させて上記第1のDフリップフロップのセット入力と
する遅延素子と、帰還ループを切換制御するための計数
手段とからIり、帰還ループ内から分局クロックを出力
するようにしたものである。
以下、本発明の実施例を図に基づ込て説明する。
第3図は、本発明に係る可変分周回路の一実施例のブロ
ック図、第4図、第5図は、その動作タイミングチャー
トである。
ック図、第4図、第5図は、その動作タイミングチャー
トである。
ここで、21は遅延手段に係るレジスタ、20は同可変
の遅延素子、10.15.19.22は固定の遅延素子
、12.13はDフリップフロッグ、24はプリセット
カウンタである。
の遅延素子、10.15.19.22は固定の遅延素子
、12.13はDフリップフロッグ、24はプリセット
カウンタである。
なお、第4図の波形α〜!は、第3図中の同記号を付し
た箇所に対するものである。
た箇所に対するものである。
まず、プリセットカウンタ24は、入カルが0であ〕T
C出力が常に@H1lレベルであるとする。
C出力が常に@H1lレベルであるとする。
、4゜
遅延素子20は、レジスタ21に保持された値!によっ
て遅延時間量の制御が可能であ夛、上記値lは所望値が
選択確定されているものとする。
て遅延時間量の制御が可能であ夛、上記値lは所望値が
選択確定されているものとする。
基本クロックfin (波形a)がDフリップフロップ
15に供給されているとする。Dフリップフロップ12
0セット端子SDにパルス(波形)のツ”レベル(区間
To−TI)が入力されると、その出力では、1L”レ
ベルと々す、波形fは1L”レベルとなる。一方、同出
力Qはアンドゲート14ヲ介し、遅延素子20によって
設定された時間を経過した後、オアゲート18ヲ介し、
クリップフロップのクロックに入力され、入力端子りの
設定値″lL”を同Q出力に出力する。このQ出力は、
フリップフロップ13の入力端子りに入力され、基本ク
ロックfinによってタイミングを取シ直したQ出力(
波形h)とそので出力を遅延素子15によシ遅延した(
波形C)を得、アンドゲート11、遅延素子10t−介
してフリップフロップ12のセット端子に″′H″レベ
ル(区間Tg〜7’a )を与える。
15に供給されているとする。Dフリップフロップ12
0セット端子SDにパルス(波形)のツ”レベル(区間
To−TI)が入力されると、その出力では、1L”レ
ベルと々す、波形fは1L”レベルとなる。一方、同出
力Qはアンドゲート14ヲ介し、遅延素子20によって
設定された時間を経過した後、オアゲート18ヲ介し、
クリップフロップのクロックに入力され、入力端子りの
設定値″lL”を同Q出力に出力する。このQ出力は、
フリップフロップ13の入力端子りに入力され、基本ク
ロックfinによってタイミングを取シ直したQ出力(
波形h)とそので出力を遅延素子15によシ遅延した(
波形C)を得、アンドゲート11、遅延素子10t−介
してフリップフロップ12のセット端子に″′H″レベ
ル(区間Tg〜7’a )を与える。
よって基本クロックfinに同期して分周クロックf。
(波形f)が得られるのである。
分局数Nは、基本クロックの周期をTとし、各素子の伝
ばん遅延時間を以下のように定めると、次の(3)式で
表わされる。
ばん遅延時間を以下のように定めると、次の(3)式で
表わされる。
(A’−1) a T (TcqHB 十Tll−1−
T、。+Tsqx* + Tta +Tv+TIs+T
cqlt+Tsxrl、 <N @ T −−−−−−
−(alただし、TcQII はDフリップフロップ1
3のクロック端子CLKから出力Qへの伝ばん遅延時間
、T11 はアンドゲート11の伝ばん遅延時間s T
l1lは遅延素子10の伝ばん遅延時間、T jQ 1
1 はDフリップフロップ12のセット端子SDから出
fJQへの伝ばん遅延時間、T14 はアンドゲート1
4の伝ばん遅延時間、T、。は遅延素子2oの伝ばん遅
延時間、T、はオアゲート18の伝ばん遅延時間、To
、□ はDフリップフロップ12のクロック端子CLK
から出力Qへの伝ばん遅延時間、T SET +aはD
フリップフロップ13の入力りからクロック端子CLK
のセットアツプタイムである。
T、。+Tsqx* + Tta +Tv+TIs+T
cqlt+Tsxrl、 <N @ T −−−−−−
−(alただし、TcQII はDフリップフロップ1
3のクロック端子CLKから出力Qへの伝ばん遅延時間
、T11 はアンドゲート11の伝ばん遅延時間s T
l1lは遅延素子10の伝ばん遅延時間、T jQ 1
1 はDフリップフロップ12のセット端子SDから出
fJQへの伝ばん遅延時間、T14 はアンドゲート1
4の伝ばん遅延時間、T、。は遅延素子2oの伝ばん遅
延時間、T、はオアゲート18の伝ばん遅延時間、To
、□ はDフリップフロップ12のクロック端子CLK
から出力Qへの伝ばん遅延時間、T SET +aはD
フリップフロップ13の入力りからクロック端子CLK
のセットアツプタイムである。
したがって、遅延素子20の遅延時間を適当に設定する
ことによシ、分局数Nを連続的に可変とすることが可能
である。
ことによシ、分局数Nを連続的に可変とすることが可能
である。
第3図において、分局値1//Nに対応するデータ!は
、レジスタ21によって保持され、分局クロックfoの
1周期間だけ遅延素子20の伝ばん遅延時間を一定に保
つ。すなわち、第4図の区間T2において、同図fのポ
ジイティブエツジによって分周値1/′Nのデータlが
レジスタ21に保持され、同図fの区間TI−T8のネ
ガティブパルスの幅を制御する。したがって、分局数N
f連続的に制御することが可能となる。
、レジスタ21によって保持され、分局クロックfoの
1周期間だけ遅延素子20の伝ばん遅延時間を一定に保
つ。すなわち、第4図の区間T2において、同図fのポ
ジイティブエツジによって分周値1/′Nのデータlが
レジスタ21に保持され、同図fの区間TI−T8のネ
ガティブパルスの幅を制御する。したがって、分局数N
f連続的に制御することが可能となる。
次にプリセットカウンタ24ヲ動作させる場合(A(0
)について第3図、第5図を用いて説明する。ここで、
レジスタ21の入力であるlによって決まる分周数を説
明のため5〜9とし、A=3. !I=7の場合につい
て説明する。
)について第3図、第5図を用いて説明する。ここで、
レジスタ21の入力であるlによって決まる分周数を説
明のため5〜9とし、A=3. !I=7の場合につい
て説明する。
第5図において分周クロヴクfoc波形f)のネガティ
ブパルスが区間T、o で出力され、このポジイティブ
エツジで、レジスタ21に7が格納され、プリセットカ
ウンタ240n端子に分局クロックを遅延したクロック
(波形i)を印加し、Dフリップフロップ12の出力Q
(波形i)の区間T、におけるポジイティブエツジでカ
ウンタ24に3が格納される。したがって、プリセット
カウンタ24のターミナルカウントTCは”L”レベル
とカシ、オアゲート16ヲ介してアンドゲート17が選
択される。この時、プリセットカウンタ24に供給する
クロック(波形)°)は基本クロックfin(波形α)
wNc分周し、たクロックとなる。
ブパルスが区間T、o で出力され、このポジイティブ
エツジで、レジスタ21に7が格納され、プリセットカ
ウンタ240n端子に分局クロックを遅延したクロック
(波形i)を印加し、Dフリップフロップ12の出力Q
(波形i)の区間T、におけるポジイティブエツジでカ
ウンタ24に3が格納される。したがって、プリセット
カウンタ24のターミナルカウントTCは”L”レベル
とカシ、オアゲート16ヲ介してアンドゲート17が選
択される。この時、プリセットカウンタ24に供給する
クロック(波形)°)は基本クロックfin(波形α)
wNc分周し、たクロックとなる。
分局数Ncは、基本クロックfinの周期′t−Tとす
ると(41式となる。
ると(41式となる。
(NC−1) mT(r cq1g+TH+TIo+T
sQI!4’st+TIo+Txa+T CQ I!+
r 5IIT 1B < Nc*T −(4またたし、
TITはアンドゲート17の伝ばん遅延時間、TIl+
は遅延素子19の伝ばん遅延時間である。ここでは、
分局数Ncは5とし説明する。
sQI!4’st+TIo+Txa+T CQ I!+
r 5IIT 1B < Nc*T −(4またたし、
TITはアンドゲート17の伝ばん遅延時間、TIl+
は遅延素子19の伝ばん遅延時間である。ここでは、
分局数Ncは5とし説明する。
プリセットカウンタ24は、クロック(波形i)を計数
し、設定された値3f:計数した時点(区間Tl4)で
ターミナルカウントTCf ”H”レベルにする。よっ
て、アンドゲート16ヲ介してアン、 8 ドゲート17が閉じ、アンドゲート14が選択され、区
間11番は、レジスタ21に格納されている値″7″に
よって、上述したように基本クロックfin(波形α)
7に7分周し、プリセットカウンタ24に供給するとと
もに、アンドゲート14から分周クロックf。(波形f
)を出力する。すなわち分周クロックの周期は区間20
の波形fのポジイティブエツジから区間24のポジイテ
ィブエツジとなる。
し、設定された値3f:計数した時点(区間Tl4)で
ターミナルカウントTCf ”H”レベルにする。よっ
て、アンドゲート16ヲ介してアン、 8 ドゲート17が閉じ、アンドゲート14が選択され、区
間11番は、レジスタ21に格納されている値″7″に
よって、上述したように基本クロックfin(波形α)
7に7分周し、プリセットカウンタ24に供給するとと
もに、アンドゲート14から分周クロックf。(波形f
)を出力する。すなわち分周クロックの周期は区間20
の波形fのポジイティブエツジから区間24のポジイテ
ィブエツジとなる。
基本クロックfin k分周して分周クロックf。
を得るための分局数Noは、(5)式で与えられる。
No =f o/f i n = y + 5 A 、
−−−−−−−−−(5)分周数No k一般的にめる
ため、レジスタ21に与える設定値1の範囲fm〜2m
−1、アンドゲート17が選択された場合の分局数をm
1プリセツトカウンタ24に設定する値iAとすると、
分局数N。は(6)式となる。
−−−−−−−−−(5)分周数No k一般的にめる
ため、レジスタ21に与える設定値1の範囲fm〜2m
−1、アンドゲート17が選択された場合の分局数をm
1プリセツトカウンタ24に設定する値iAとすると、
分局数N。は(6)式となる。
No冨f。/fiユ=y十講・h ・・・・・・・・・
fi1以上の説明より明らかなように最小分局数は屏と
なシ、例えばブリスケラ内にカウンタを用いす、Dフリ
ップフロップを用いるので、高速動作が可能となるとと
もに、分局数はDフリップフロップのでからクロック端
子CLKの帰還ループ内にある遅延素子の伝ばん遅延時
間とプリセットカウンタの設定値を変更することによシ
、容易に任意に変更ができる。
fi1以上の説明より明らかなように最小分局数は屏と
なシ、例えばブリスケラ内にカウンタを用いす、Dフリ
ップフロップを用いるので、高速動作が可能となるとと
もに、分局数はDフリップフロップのでからクロック端
子CLKの帰還ループ内にある遅延素子の伝ばん遅延時
間とプリセットカウンタの設定値を変更することによシ
、容易に任意に変更ができる。
以上、詳細に説明したように、本発明によれば、高速で
分局数の可変範囲が広い可変分周回路が得られるので、
種々の電子回路等の要求に応することができ、その効果
は顕著である。
分局数の可変範囲が広い可変分周回路が得られるので、
種々の電子回路等の要求に応することができ、その効果
は顕著である。
第1図は従来の2モジエラスプリスケラの一例の回路図
、第2図はその2モジエラスプリスケラを用いた可変分
周回路の一例のブロック図、第3図は本発明に係る可変
分周回路の一実施例のブロック図、第4図、第5図はそ
の動作タイミングチャートである。 11.14.17 用アンドゲート 15.18・・・オアゲート 23 ・・・インバータ
12.13・・・Dフリップフロップ 10、15j19.20,22 ・・・遅延素子21
・・・レジスタ 24 ・・・プリセットカウンタ 第 1 目 第2TEJ ハ ε $ 3 図 箒 4 菌 第 5 圓 手続補正書(自発) 事件の表示 昭和 58年特許願第 245854 号発明の名称
可変分周回路 補正をする者 事件との関係 特許出願人 名 称 (510)株式会r+ 日 立 製 作 折代
理 人 ] 補正の内容 1、明細書第6頁第6行の「(波形)」を、「(波形e
)Jと訂正する。 2、同上第7頁第6行乃至第7行の(3)式を、次のよ
うに訂正する。 「N−T<TCQ13+T11+T10+TSQ12+
T14+T20+T18+ToQ□2+TsET13<
(N+1)・T ・・・・・・(3)」3、 同上第9
頁第12行乃至第13行の(4)式を、次のように訂正
する。 [NC−T<TCQ13+T11+T10+TsQ12
+T17+T19+T18+TcQ12+TsET13
<(No+1)・T ・(4)J4、 同上同頁最下行
の「アンドゲート」を、「オアゲート」と訂正する。 以上
、第2図はその2モジエラスプリスケラを用いた可変分
周回路の一例のブロック図、第3図は本発明に係る可変
分周回路の一実施例のブロック図、第4図、第5図はそ
の動作タイミングチャートである。 11.14.17 用アンドゲート 15.18・・・オアゲート 23 ・・・インバータ
12.13・・・Dフリップフロップ 10、15j19.20,22 ・・・遅延素子21
・・・レジスタ 24 ・・・プリセットカウンタ 第 1 目 第2TEJ ハ ε $ 3 図 箒 4 菌 第 5 圓 手続補正書(自発) 事件の表示 昭和 58年特許願第 245854 号発明の名称
可変分周回路 補正をする者 事件との関係 特許出願人 名 称 (510)株式会r+ 日 立 製 作 折代
理 人 ] 補正の内容 1、明細書第6頁第6行の「(波形)」を、「(波形e
)Jと訂正する。 2、同上第7頁第6行乃至第7行の(3)式を、次のよ
うに訂正する。 「N−T<TCQ13+T11+T10+TSQ12+
T14+T20+T18+ToQ□2+TsET13<
(N+1)・T ・・・・・・(3)」3、 同上第9
頁第12行乃至第13行の(4)式を、次のように訂正
する。 [NC−T<TCQ13+T11+T10+TsQ12
+T17+T19+T18+TcQ12+TsET13
<(No+1)・T ・(4)J4、 同上同頁最下行
の「アンドゲート」を、「オアゲート」と訂正する。 以上
Claims (1)
- 分局比に応じて遅延時間の設定が可能な遅延手段と、こ
れによって反転出力端子からクロック端子への帰還ルー
プ全2つ作成し、また入力端子を低レベルに保った第1
のDフリップフロップと、他方の出力端子が入力端子に
接続され、分局すべき基本クロックがクロック端子に入
力される第2のDフリップフロップと、その一定値だけ
遅延させて上記第1のDフリップフロップのセット入力
とする遅延素子と、帰還ループを切換制御するための計
数手段とからなシ、帰還ループ内から分局クロック全出
力するように構成したことを特徴とする可変分周回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58243854A JPS60136422A (ja) | 1983-12-26 | 1983-12-26 | プリスケラ |
US06/686,012 US4651334A (en) | 1983-12-26 | 1984-12-24 | Variable-ratio frequency divider |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58243854A JPS60136422A (ja) | 1983-12-26 | 1983-12-26 | プリスケラ |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2202565A Division JPH07101844B2 (ja) | 1990-08-01 | 1990-08-01 | 可変分周回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60136422A true JPS60136422A (ja) | 1985-07-19 |
JPH0411051B2 JPH0411051B2 (ja) | 1992-02-27 |
Family
ID=17109942
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58243854A Granted JPS60136422A (ja) | 1983-12-26 | 1983-12-26 | プリスケラ |
Country Status (2)
Country | Link |
---|---|
US (1) | US4651334A (ja) |
JP (1) | JPS60136422A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0372719A (ja) * | 1990-08-01 | 1991-03-27 | Hitachi Ltd | 可変分周回路 |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2198603A (en) * | 1986-12-05 | 1988-06-15 | Philips Electronic Associated | Divider circuit |
US5195111A (en) * | 1990-09-07 | 1993-03-16 | Nihon Musen Kabushiki Kaisha | Programmable frequency dividing apparatus |
USH1199H (en) | 1991-05-28 | 1993-06-01 | Multi-GHz frequency divider | |
US5345109A (en) * | 1993-03-30 | 1994-09-06 | Intel Corporation | Programmable clock circuit |
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