JPS60136422A - プリスケラ - Google Patents
プリスケラInfo
- Publication number
- JPS60136422A JPS60136422A JP58243854A JP24385483A JPS60136422A JP S60136422 A JPS60136422 A JP S60136422A JP 58243854 A JP58243854 A JP 58243854A JP 24385483 A JP24385483 A JP 24385483A JP S60136422 A JPS60136422 A JP S60136422A
- Authority
- JP
- Japan
- Prior art keywords
- flip
- flop
- clock
- gate
- delay element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
Landscapes
- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、分局比の範囲が広く、高速動作に好適な可変
分周回路に関するものである。
分周回路に関するものである。
可変分局全行なう手段としてプリセットカウンタを用い
た場合、カウンタの動作速度によって基本クロックの周
波数が制限されるので、分局後のクロックの高分解能化
を行なうことが困難である。そのため、従来からプリセ
ットカウンタの前段にプリスケラを設け、基本クロック
の高周波化を行ない、分局後のクロックの高分解能化を
行なっていたが、プリスケラの可変分局比によって最小
分局数が制限されるので、可変分局範囲が狭いという欠
点があった。
た場合、カウンタの動作速度によって基本クロックの周
波数が制限されるので、分局後のクロックの高分解能化
を行なうことが困難である。そのため、従来からプリセ
ットカウンタの前段にプリスケラを設け、基本クロック
の高周波化を行ない、分局後のクロックの高分解能化を
行なっていたが、プリスケラの可変分局比によって最小
分局数が制限されるので、可変分局範囲が狭いという欠
点があった。
第１図は、従来の２モジエラスブリスケラの一例の回路
図、第２図は、その２モジュラスプリスケラを用いた可
変分周回路の一例のブロック図である。
図、第２図は、その２モジュラスプリスケラを用いた可
変分周回路の一例のブロック図である。
第１図、第２図に従い、従来例を具体的に説明する。
この第２図に示すプリスケラフは、第１図に示すように
オアゲート１、アンドゲート２、ノアゲート５およびＤ
フリップフロップ４，５゜６によって構成され、基本ク
ロックｆｉＲを分周してｆｏｕｔｆ出力するものである
。
オアゲート１、アンドゲート２、ノアゲート５およびＤ
フリップフロップ４，５゜６によって構成され、基本ク
ロックｆｉＲを分周してｆｏｕｔｆ出力するものである
。
分局数は、選択信号ＳＥＬによって制御され、例えば、
選択信号ＳＥＬが“Ｋｎ （高）レベルの場合に分周数
は５、′Ｌ”（低）レベルの場合に分局数は６である。
選択信号ＳＥＬが“Ｋｎ （高）レベルの場合に分周数
は５、′Ｌ”（低）レベルの場合に分局数は６である。
プリスケラだけでは分局数を連続的に可変にできないの
で、第２図に示すようにカウンタ８゜９ｔ−接続する。
で、第２図に示すようにカウンタ８゜９ｔ−接続する。
カウンタ８にデータ値１Ａ”が、またカウンタ９にデー
タ値ｌＩＢ′″がプリセットされた場合の分局数Ｎは、
次の式（１）で表わされる。
タ値ｌＩＢ′″がプリセットされた場合の分局数Ｎは、
次の式（１）で表わされる。
Ｎ＝ｆｉｎ／ｆ ｏ ＝ ６ Ａ ＋ ５ （Ｂ−Ａ
）＝、Ａ ＋５ Ｂ ・・・１川・・・（１）この分周
数Ｎは、データＡの値を変えることによって分局数ｔ−
１きざみに、データＢの値を変えることによって分周数
を５きざみに変えることができる。ここで分周数Ｎｆ連
続的に可変にできる弗小分周数は、Ｂ≧Ａという条件を
考慮すると２０と彦る。
）＝、Ａ ＋５ Ｂ ・・・１川・・・（１）この分周
数Ｎは、データＡの値を変えることによって分局数ｔ−
１きざみに、データＢの値を変えることによって分周数
を５きざみに変えることができる。ここで分周数Ｎｆ連
続的に可変にできる弗小分周数は、Ｂ≧Ａという条件を
考慮すると２０と彦る。
一般的にはブリスケラの分局数を′Ｕ″、″ｌＬ”とす
ればＵ＝Ｌ−１−１の関係にあるので、分局敷金連続的
に可変にできる最小分周数７Ｖ７ｎｉｎは、次の（２）
式で与えられる。
ればＵ＝Ｌ−１−１の関係にあるので、分局敷金連続的
に可変にできる最小分周数７Ｖ７ｎｉｎは、次の（２）
式で与えられる。
Ｎｍ１ｎ ＝ Ｌ （Ｌ −１） −−・−（２１すな
わち、カウンタの動作速度を下げる目的でプリスケラの
分局数Ｕ、Ｌを大きくとると、最小分周数Ｍａｉｎが大
きくなシ、分局数Ｎの可変範囲が狭くなってしまう。
わち、カウンタの動作速度を下げる目的でプリスケラの
分局数Ｕ、Ｌを大きくとると、最小分周数Ｍａｉｎが大
きくなシ、分局数Ｎの可変範囲が狭くなってしまう。
本発明の目的は、上記した従来技術の欠点をなくシ、高
速動作が可能で分局数の可変範囲が広い可変分周回路を
提供することにある。
速動作が可能で分局数の可変範囲が広い可変分周回路を
提供することにある。
本発明に係る可変分周回路の構成は、分局比に応じて遅
延時間の設定が可能な遅延手段と、これによって反転出
力端子からクロック端子へ２つの帰還ループを作成し、
また入力端子を低レベルに保った第１のＤフリップフロ
ップと、他方の出力端子が入力端子に接続され、分周す
べき基本クロックがクロック端子に入力される、３ 。
延時間の設定が可能な遅延手段と、これによって反転出
力端子からクロック端子へ２つの帰還ループを作成し、
また入力端子を低レベルに保った第１のＤフリップフロ
ップと、他方の出力端子が入力端子に接続され、分周す
べき基本クロックがクロック端子に入力される、３ 。
第２のＤフリップフロップと、その出力を一定値だけ遅
延させて上記第１のＤフリップフロップのセット入力と
する遅延素子と、帰還ループを切換制御するための計数
手段とからＩり、帰還ループ内から分局クロックを出力
するようにしたものである。
延させて上記第１のＤフリップフロップのセット入力と
する遅延素子と、帰還ループを切換制御するための計数
手段とからＩり、帰還ループ内から分局クロックを出力
するようにしたものである。
以下、本発明の実施例を図に基づ込て説明する。
第３図は、本発明に係る可変分周回路の一実施例のブロ
ック図、第４図、第５図は、その動作タイミングチャー
トである。
ック図、第４図、第５図は、その動作タイミングチャー
トである。
ここで、２１は遅延手段に係るレジスタ、２０は同可変
の遅延素子、１０．１５．１９．２２は固定の遅延素子
、１２．１３はＤフリップフロッグ、２４はプリセット
カウンタである。
の遅延素子、１０．１５．１９．２２は固定の遅延素子
、１２．１３はＤフリップフロッグ、２４はプリセット
カウンタである。
なお、第４図の波形α〜！は、第３図中の同記号を付し
た箇所に対するものである。
た箇所に対するものである。
まず、プリセットカウンタ２４は、入カルが０であ〕Ｔ
Ｃ出力が常に＠Ｈ１ｌレベルであるとする。
Ｃ出力が常に＠Ｈ１ｌレベルであるとする。
、４゜
遅延素子２０は、レジスタ２１に保持された値！によっ
て遅延時間量の制御が可能であ夛、上記値ｌは所望値が
選択確定されているものとする。
て遅延時間量の制御が可能であ夛、上記値ｌは所望値が
選択確定されているものとする。
基本クロックｆｉｎ （波形ａ）がＤフリップフロップ
１５に供給されているとする。Ｄフリップフロップ１２
０セット端子ＳＤにパルス（波形）のツ”レベル（区間
Ｔｏ−ＴＩ）が入力されると、その出力では、１Ｌ”レ
ベルと々す、波形ｆは１Ｌ”レベルとなる。一方、同出
力Ｑはアンドゲート１４ヲ介し、遅延素子２０によって
設定された時間を経過した後、オアゲート１８ヲ介し、
クリップフロップのクロックに入力され、入力端子りの
設定値″ｌＬ”を同Ｑ出力に出力する。このＱ出力は、
フリップフロップ１３の入力端子りに入力され、基本ク
ロックｆｉｎによってタイミングを取シ直したＱ出力（
波形ｈ）とそので出力を遅延素子１５によシ遅延した（
波形Ｃ）を得、アンドゲート１１、遅延素子１０ｔ−介
してフリップフロップ１２のセット端子に″′Ｈ″レベ
ル（区間Ｔｇ〜７’ａ ）を与える。
１５に供給されているとする。Ｄフリップフロップ１２
０セット端子ＳＤにパルス（波形）のツ”レベル（区間
Ｔｏ−ＴＩ）が入力されると、その出力では、１Ｌ”レ
ベルと々す、波形ｆは１Ｌ”レベルとなる。一方、同出
力Ｑはアンドゲート１４ヲ介し、遅延素子２０によって
設定された時間を経過した後、オアゲート１８ヲ介し、
クリップフロップのクロックに入力され、入力端子りの
設定値″ｌＬ”を同Ｑ出力に出力する。このＱ出力は、
フリップフロップ１３の入力端子りに入力され、基本ク
ロックｆｉｎによってタイミングを取シ直したＱ出力（
波形ｈ）とそので出力を遅延素子１５によシ遅延した（
波形Ｃ）を得、アンドゲート１１、遅延素子１０ｔ−介
してフリップフロップ１２のセット端子に″′Ｈ″レベ
ル（区間Ｔｇ〜７’ａ ）を与える。
よって基本クロックｆｉｎに同期して分周クロックｆ。
（波形ｆ）が得られるのである。
分局数Ｎは、基本クロックの周期をＴとし、各素子の伝
ばん遅延時間を以下のように定めると、次の（３）式で
表わされる。
ばん遅延時間を以下のように定めると、次の（３）式で
表わされる。
（Ａ’−１） ａ Ｔ （ＴｃｑＨＢ 十Ｔｌｌ−１−
Ｔ、。＋Ｔｓｑｘ＊ ＋ Ｔｔａ ＋Ｔｖ＋ＴＩｓ＋Ｔ
ｃｑｌｔ＋Ｔｓｘｒｌ、 ＜Ｎ ＠ Ｔ −−−−−−
−（ａｌただし、ＴｃＱＩＩ はＤフリップフロップ１
３のクロック端子ＣＬＫから出力Ｑへの伝ばん遅延時間
、Ｔ１１ はアンドゲート１１の伝ばん遅延時間ｓ Ｔ
ｌ１ｌは遅延素子１０の伝ばん遅延時間、Ｔ ｊＱ １
１ はＤフリップフロップ１２のセット端子ＳＤから出
ｆＪＱへの伝ばん遅延時間、Ｔ１４ はアンドゲート１
４の伝ばん遅延時間、Ｔ、。は遅延素子２ｏの伝ばん遅
延時間、Ｔ、はオアゲート１８の伝ばん遅延時間、Ｔｏ
、□ はＤフリップフロップ１２のクロック端子ＣＬＫ
から出力Ｑへの伝ばん遅延時間、Ｔ ＳＥＴ ＋ａはＤ
フリップフロップ１３の入力りからクロック端子ＣＬＫ
のセットアツプタイムである。
Ｔ、。＋Ｔｓｑｘ＊ ＋ Ｔｔａ ＋Ｔｖ＋ＴＩｓ＋Ｔ
ｃｑｌｔ＋Ｔｓｘｒｌ、 ＜Ｎ ＠ Ｔ −−−−−−
−（ａｌただし、ＴｃＱＩＩ はＤフリップフロップ１
３のクロック端子ＣＬＫから出力Ｑへの伝ばん遅延時間
、Ｔ１１ はアンドゲート１１の伝ばん遅延時間ｓ Ｔ
ｌ１ｌは遅延素子１０の伝ばん遅延時間、Ｔ ｊＱ １
１ はＤフリップフロップ１２のセット端子ＳＤから出
ｆＪＱへの伝ばん遅延時間、Ｔ１４ はアンドゲート１
４の伝ばん遅延時間、Ｔ、。は遅延素子２ｏの伝ばん遅
延時間、Ｔ、はオアゲート１８の伝ばん遅延時間、Ｔｏ
、□ はＤフリップフロップ１２のクロック端子ＣＬＫ
から出力Ｑへの伝ばん遅延時間、Ｔ ＳＥＴ ＋ａはＤ
フリップフロップ１３の入力りからクロック端子ＣＬＫ
のセットアツプタイムである。
したがって、遅延素子２０の遅延時間を適当に設定する
ことによシ、分局数Ｎを連続的に可変とすることが可能
である。
ことによシ、分局数Ｎを連続的に可変とすることが可能
である。
第３図において、分局値１／／Ｎに対応するデータ！は
、レジスタ２１によって保持され、分局クロックｆｏの
１周期間だけ遅延素子２０の伝ばん遅延時間を一定に保
つ。すなわち、第４図の区間Ｔ２において、同図ｆのポ
ジイティブエツジによって分周値１／′Ｎのデータｌが
レジスタ２１に保持され、同図ｆの区間ＴＩ−Ｔ８のネ
ガティブパルスの幅を制御する。したがって、分局数Ｎ
ｆ連続的に制御することが可能となる。
、レジスタ２１によって保持され、分局クロックｆｏの
１周期間だけ遅延素子２０の伝ばん遅延時間を一定に保
つ。すなわち、第４図の区間Ｔ２において、同図ｆのポ
ジイティブエツジによって分周値１／′Ｎのデータｌが
レジスタ２１に保持され、同図ｆの区間ＴＩ−Ｔ８のネ
ガティブパルスの幅を制御する。したがって、分局数Ｎ
ｆ連続的に制御することが可能となる。
次にプリセットカウンタ２４ヲ動作させる場合（Ａ（０
）について第３図、第５図を用いて説明する。ここで、
レジスタ２１の入力であるｌによって決まる分周数を説
明のため５〜９とし、Ａ＝３． ！Ｉ＝７の場合につい
て説明する。
）について第３図、第５図を用いて説明する。ここで、
レジスタ２１の入力であるｌによって決まる分周数を説
明のため５〜９とし、Ａ＝３． ！Ｉ＝７の場合につい
て説明する。
第５図において分周クロヴクｆｏｃ波形ｆ）のネガティ
ブパルスが区間Ｔ、ｏ で出力され、このポジイティブ
エツジで、レジスタ２１に７が格納され、プリセットカ
ウンタ２４０ｎ端子に分局クロックを遅延したクロック
（波形ｉ）を印加し、Ｄフリップフロップ１２の出力Ｑ
（波形ｉ）の区間Ｔ、におけるポジイティブエツジでカ
ウンタ２４に３が格納される。したがって、プリセット
カウンタ２４のターミナルカウントＴＣは”Ｌ”レベル
とカシ、オアゲート１６ヲ介してアンドゲート１７が選
択される。この時、プリセットカウンタ２４に供給する
クロック（波形）°）は基本クロックｆｉｎ（波形α）
ｗＮｃ分周し、たクロックとなる。
ブパルスが区間Ｔ、ｏ で出力され、このポジイティブ
エツジで、レジスタ２１に７が格納され、プリセットカ
ウンタ２４０ｎ端子に分局クロックを遅延したクロック
（波形ｉ）を印加し、Ｄフリップフロップ１２の出力Ｑ
（波形ｉ）の区間Ｔ、におけるポジイティブエツジでカ
ウンタ２４に３が格納される。したがって、プリセット
カウンタ２４のターミナルカウントＴＣは”Ｌ”レベル
とカシ、オアゲート１６ヲ介してアンドゲート１７が選
択される。この時、プリセットカウンタ２４に供給する
クロック（波形）°）は基本クロックｆｉｎ（波形α）
ｗＮｃ分周し、たクロックとなる。
分局数Ｎｃは、基本クロックｆｉｎの周期′ｔ−Ｔとす
ると（４１式となる。
ると（４１式となる。
（ＮＣ−１） ｍＴ（ｒ ｃｑ１ｇ＋ＴＨ＋ＴＩｏ＋Ｔ
ｓＱＩ！４’ｓｔ＋ＴＩｏ＋Ｔｘａ＋Ｔ ＣＱ Ｉ！＋
ｒ ５ＩＩＴ １Ｂ ＜ Ｎｃ＊Ｔ −（４またたし、
ＴＩＴはアンドゲート１７の伝ばん遅延時間、ＴＩｌ＋
は遅延素子１９の伝ばん遅延時間である。ここでは、
分局数Ｎｃは５とし説明する。
ｓＱＩ！４’ｓｔ＋ＴＩｏ＋Ｔｘａ＋Ｔ ＣＱ Ｉ！＋
ｒ ５ＩＩＴ １Ｂ ＜ Ｎｃ＊Ｔ −（４またたし、
ＴＩＴはアンドゲート１７の伝ばん遅延時間、ＴＩｌ＋
は遅延素子１９の伝ばん遅延時間である。ここでは、
分局数Ｎｃは５とし説明する。
プリセットカウンタ２４は、クロック（波形ｉ）を計数
し、設定された値３ｆ：計数した時点（区間Ｔｌ４）で
ターミナルカウントＴＣｆ ”Ｈ”レベルにする。よっ
て、アンドゲート１６ヲ介してアン、 ８ ドゲート１７が閉じ、アンドゲート１４が選択され、区
間１１番は、レジスタ２１に格納されている値″７″に
よって、上述したように基本クロックｆｉｎ（波形α）
７に７分周し、プリセットカウンタ２４に供給するとと
もに、アンドゲート１４から分周クロックｆ。（波形ｆ
）を出力する。すなわち分周クロックの周期は区間２０
の波形ｆのポジイティブエツジから区間２４のポジイテ
ィブエツジとなる。
し、設定された値３ｆ：計数した時点（区間Ｔｌ４）で
ターミナルカウントＴＣｆ ”Ｈ”レベルにする。よっ
て、アンドゲート１６ヲ介してアン、 ８ ドゲート１７が閉じ、アンドゲート１４が選択され、区
間１１番は、レジスタ２１に格納されている値″７″に
よって、上述したように基本クロックｆｉｎ（波形α）
７に７分周し、プリセットカウンタ２４に供給するとと
もに、アンドゲート１４から分周クロックｆ。（波形ｆ
）を出力する。すなわち分周クロックの周期は区間２０
の波形ｆのポジイティブエツジから区間２４のポジイテ
ィブエツジとなる。
基本クロックｆｉｎ ｋ分周して分周クロックｆ。
を得るための分局数Ｎｏは、（５）式で与えられる。
Ｎｏ ＝ｆ ｏ／ｆ ｉ ｎ ＝ ｙ ＋ ５ Ａ 、
−−−−−−−−−（５）分周数Ｎｏ ｋ一般的にめる
ため、レジスタ２１に与える設定値１の範囲ｆｍ〜２ｍ
−１、アンドゲート１７が選択された場合の分局数をｍ
１プリセツトカウンタ２４に設定する値ｉＡとすると、
分局数Ｎ。は（６）式となる。
−−−−−−−−−（５）分周数Ｎｏ ｋ一般的にめる
ため、レジスタ２１に与える設定値１の範囲ｆｍ〜２ｍ
−１、アンドゲート１７が選択された場合の分局数をｍ
１プリセツトカウンタ２４に設定する値ｉＡとすると、
分局数Ｎ。は（６）式となる。
Ｎｏ冨ｆ。／ｆｉユ＝ｙ十講・ｈ ・・・・・・・・・
ｆｉ１以上の説明より明らかなように最小分局数は屏と
なシ、例えばブリスケラ内にカウンタを用いす、Ｄフリ
ップフロップを用いるので、高速動作が可能となるとと
もに、分局数はＤフリップフロップのでからクロック端
子ＣＬＫの帰還ループ内にある遅延素子の伝ばん遅延時
間とプリセットカウンタの設定値を変更することによシ
、容易に任意に変更ができる。
ｆｉ１以上の説明より明らかなように最小分局数は屏と
なシ、例えばブリスケラ内にカウンタを用いす、Ｄフリ
ップフロップを用いるので、高速動作が可能となるとと
もに、分局数はＤフリップフロップのでからクロック端
子ＣＬＫの帰還ループ内にある遅延素子の伝ばん遅延時
間とプリセットカウンタの設定値を変更することによシ
、容易に任意に変更ができる。
以上、詳細に説明したように、本発明によれば、高速で
分局数の可変範囲が広い可変分周回路が得られるので、
種々の電子回路等の要求に応することができ、その効果
は顕著である。
分局数の可変範囲が広い可変分周回路が得られるので、
種々の電子回路等の要求に応することができ、その効果
は顕著である。
第１図は従来の２モジエラスプリスケラの一例の回路図
、第２図はその２モジエラスプリスケラを用いた可変分
周回路の一例のブロック図、第３図は本発明に係る可変
分周回路の一実施例のブロック図、第４図、第５図はそ
の動作タイミングチャートである。 １１．１４．１７ 用アンドゲート １５．１８・・・オアゲート ２３ ・・・インバータ
１２．１３・・・Ｄフリップフロップ １０、１５ｊ１９．２０，２２ ・・・遅延素子２１
・・・レジスタ ２４ ・・・プリセットカウンタ 第 １ 目 第２ＴＥＪ ハ ε ＄ ３ 図 箒 ４ 菌 第 ５ 圓 手続補正書（自発） 事件の表示 昭和 ５８年特許願第 ２４５８５４ 号発明の名称
可変分周回路 補正をする者 事件との関係 特許出願人 名 称 （５１０）株式会ｒ＋ 日 立 製 作 折代
理 人 ］ 補正の内容 １、明細書第６頁第６行の「（波形）」を、「（波形ｅ
）Ｊと訂正する。 ２、同上第７頁第６行乃至第７行の（３）式を、次のよ
うに訂正する。 「Ｎ−Ｔ＜ＴＣＱ１３＋Ｔ１１＋Ｔ１０＋ＴＳＱ１２＋
Ｔ１４＋Ｔ２０＋Ｔ１８＋ＴｏＱ□２＋ＴｓＥＴ１３＜
（Ｎ＋１）・Ｔ ・・・・・・（３）」３、 同上第９
頁第１２行乃至第１３行の（４）式を、次のように訂正
する。 ［ＮＣ−Ｔ＜ＴＣＱ１３＋Ｔ１１＋Ｔ１０＋ＴｓＱ１２
＋Ｔ１７＋Ｔ１９＋Ｔ１８＋ＴｃＱ１２＋ＴｓＥＴ１３
＜（Ｎｏ＋１）・Ｔ ・（４）Ｊ４、 同上同頁最下行
の「アンドゲート」を、「オアゲート」と訂正する。 以上
、第２図はその２モジエラスプリスケラを用いた可変分
周回路の一例のブロック図、第３図は本発明に係る可変
分周回路の一実施例のブロック図、第４図、第５図はそ
の動作タイミングチャートである。 １１．１４．１７ 用アンドゲート １５．１８・・・オアゲート ２３ ・・・インバータ
１２．１３・・・Ｄフリップフロップ １０、１５ｊ１９．２０，２２ ・・・遅延素子２１
・・・レジスタ ２４ ・・・プリセットカウンタ 第 １ 目 第２ＴＥＪ ハ ε ＄ ３ 図 箒 ４ 菌 第 ５ 圓 手続補正書（自発） 事件の表示 昭和 ５８年特許願第 ２４５８５４ 号発明の名称
可変分周回路 補正をする者 事件との関係 特許出願人 名 称 （５１０）株式会ｒ＋ 日 立 製 作 折代
理 人 ］ 補正の内容 １、明細書第６頁第６行の「（波形）」を、「（波形ｅ
）Ｊと訂正する。 ２、同上第７頁第６行乃至第７行の（３）式を、次のよ
うに訂正する。 「Ｎ−Ｔ＜ＴＣＱ１３＋Ｔ１１＋Ｔ１０＋ＴＳＱ１２＋
Ｔ１４＋Ｔ２０＋Ｔ１８＋ＴｏＱ□２＋ＴｓＥＴ１３＜
（Ｎ＋１）・Ｔ ・・・・・・（３）」３、 同上第９
頁第１２行乃至第１３行の（４）式を、次のように訂正
する。 ［ＮＣ−Ｔ＜ＴＣＱ１３＋Ｔ１１＋Ｔ１０＋ＴｓＱ１２
＋Ｔ１７＋Ｔ１９＋Ｔ１８＋ＴｃＱ１２＋ＴｓＥＴ１３
＜（Ｎｏ＋１）・Ｔ ・（４）Ｊ４、 同上同頁最下行
の「アンドゲート」を、「オアゲート」と訂正する。 以上
Claims (1)
- 分局比に応じて遅延時間の設定が可能な遅延手段と、こ
れによって反転出力端子からクロック端子への帰還ルー
プ全２つ作成し、また入力端子を低レベルに保った第１
のＤフリップフロップと、他方の出力端子が入力端子に
接続され、分局すべき基本クロックがクロック端子に入
力される第２のＤフリップフロップと、その一定値だけ
遅延させて上記第１のＤフリップフロップのセット入力
とする遅延素子と、帰還ループを切換制御するための計
数手段とからなシ、帰還ループ内から分局クロック全出
力するように構成したことを特徴とする可変分周回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58243854A JPS60136422A (ja) | 1983-12-26 | 1983-12-26 | プリスケラ |
| US06/686,012 US4651334A (en) | 1983-12-26 | 1984-12-24 | Variable-ratio frequency divider |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58243854A JPS60136422A (ja) | 1983-12-26 | 1983-12-26 | プリスケラ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2202565A Division JPH07101844B2 (ja) | 1990-08-01 | 1990-08-01 | 可変分周回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60136422A true JPS60136422A (ja) | 1985-07-19 |
| JPH0411051B2 JPH0411051B2 (ja) | 1992-02-27 |
Family
ID=17109942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58243854A Granted JPS60136422A (ja) | 1983-12-26 | 1983-12-26 | プリスケラ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4651334A (ja) |
| JP (1) | JPS60136422A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0372719A (ja) * | 1990-08-01 | 1991-03-27 | Hitachi Ltd | 可変分周回路 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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