JPS61234617A - 信号同期クロツクパルス作成回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、入力信号に同期したクロック・々ルスを作成
する信号同期クロックパルス作成回路に関するものであ
る。

従来の技術 従来より、入力信号に位相同期したクロック信号の作成
手段として、ＰＬＬ回路を使用したものがある。この方
式は、入力信号に位相同期したクロックパルスは得られ
るが、可変発振器２位相比較器１分周器等が必要であり
、必然的に装置の高額化をもたらすものであった。この
ため、固定発振器の出力を、入力信号に同期してゲート
せしめ、近似的に前記入力信号に同期したクロ、ツク信
号を得る構成が考えられている。その１例を第７図に示
す。第７図において、７ｏは、Ｄ型フリップフロップで
あり、そのＤ入力端子には基準信号となる入力信号ａが
、クロック信号入力端子ＣＫには固定発信器（図示せず
）よりの一定周波数の信号すが、クリア端子ＯＬＨには
クリア信号が、それ３　・・ それ入力されている。寸だ、７１はアンドゲート回路で
あり、その２つの入力端子の一方には前記り型フリップ
フロップ７０のＱ出力信号が、他方の入力端子には前記
信号すが入力されている。

以−４二の構成において、クリア信号を印加した後に基
準信号ａが入力されると、前記り型フリップフロップ７
ｏのＱ出力端子の出力Ｃは、前記基準信号ａの印加後の
最初の信号すの立上りに同期してハイレベルに変化する
。この結果、アンドゲート回路７１の出力として信号ｄ
が得られ、この信号ｄをクロック信号として使用するも
のである。

発明が解決しようとする問題点 しかしながら、このような従来の方式では、信号同期ク
ロックパルスｄは、入力信号ａに対して、最大、クロッ
ク信号すの１周期分ＤＴの誤差を持つことになる。

本発明は、かかる点に鑑みてなされたもので、簡易な構
成で、信号同期クロックパルスの入力信号に対する誤差
をより小さくすることを目的としている。

問題点を解決するだめの手段 上記問題点を解決するため、本発明は、一定周波数の第
１の信号とその第１の信号を移相せしめた少なくとも１
つ、の信号よりなる第２の信号群を作成し、その第１お
よび第２の信号群の内で、基準信号に位相的により近似
した信号を抽出して、クロック信号に使用せんとするも
のである。

作　　用 本発明は、上記構成によって、一定周波数の第１の信号
と、およびその第１の信号を移相せしめた信号の複数の
信号群より、基準信号に近似した信号を抽出するもので
あるため、ＰＬＬＭ路等の複雑な構成をとることなく、
基準信号に対して、前記第１の信号の周期の１／２以下
の誤差内にあるクロック信号を容易に作成できる。

実施例 第１図は本発明の信号同期クロックパルス作成回路の一
実施例を示す回路図であって、第１図において、１は基
準信号ａの印加きれる基準信号入力端子、２は一定周波
数の信号すの印加される入力端子、３はクリア信号が印
加される入力端子、４はインバータ、５，６．７はＤ型
フリップフロップ回路、８，９はアンドゲート回路、１
ｏはオアゲート回路である。

次にこの動作を第２図および第３図を参照して説明する
。まず、端子３に入力されるクリア信号で、フリップフ
ロップ５，６．７をクリアしておく。入力端子１に入力
される入力信号ａの入力タイミングが、第２図の場合は
入力端子２に入力されるクロックパルスｂの立上りで第
１のフリップ７０ツブ５がセットされ、そのＱ端子より
クロックパルス同期入力信号ｄが出力され、アンドゲー
ト回路８に入力される。またクロックパルスｂのインバ
ータ４を通って位相が反転された反転クロックパルスＣ
の立上りで第２のフリップフロップ６がセントされ、そ
のＱ端子より、、反転クロックパルス同期入力信号ｆが
出力され、アンドゲート回路９と第３のフリップ７０ツ
ブ７のクロック入力端子ＣＫに入力される。第２図のタ
イミングでは、入力信号ａに対してクロックパルスｂの
立上６ベーノ りが反転クロックパルスＣの立上りよりも早いので、第
３のフリップフロップ７のＱ端子に出力される反転クロ
ックパルスゲートオープン信号ｑはロウレベルのままで
、第３の７リソプフロソプ７のＱ端子に出力されるクロ
ックパルスゲートオープン信号りはハイレベルのままと
なり、アンドゲート回路８からクロックパルスゲート出
力信号ｉが出力される。一方、アンドゲート回路９の出
力ｊはロウレベルの１まである。したがって、クロック
パルスゲート出力信号ｌはオアゲート回路１０に入力さ
れ、信号同期クロックパルスｋが出力される。

入力信号ａの入力タイミングが、第３図の場合には入力
信号ａに対してクロックパルスｂの立上りが反転クロッ
クパルスＣの立上りよりも遅いので、反転クロックパル
スゲートオープン信号ｑはハイレベルｌ：り、クロック
パルスケートオープン信号りはロウレベルとなり、アン
ドゲート回路９から反転クロックパルスゲート出力信号
５が出力される。一方、アンドゲート回路８の出力ｉは
７　・ ロウレベルのままである。したがって、反転クロックパ
ルスゲート出力信号ｊはオアゲート回路１０に入力され
、信号同期クロックパルスｋが出力される。つ１す、入
力信号からのクロックの立上りが早い方のクロックパル
スを選ぶことによって、入力信号との誤差が小さい信号
同期クロックパルスを得ることができる。

第１図の回路構成では、入力信号ａと信号同期クロック
パルスにとの誤差は最大、クロックパルスの１プ２周期
の誤差となる。

第４図は本発明の他の実施例であって、第１図の回路を
２回路と、入力端子２に入力されるクロックパルスｂを
１／４周期遅らせるクロックディレィ１１を使い、クロ
ックパルスｂ２反転クロックパルスＣ，クロックパルス
ｂから１プ４周期遅れたディレィクロックパルスｑ２反
転ディレィクロックパルスｈから１つを選ぶように構成
したもので、入力信号ａと信号同期クロックパルスとの
誤差は、最大、クロックパルスの１プ４周期の誤差とな
る。

次にこの動作を第６図および第６図を参照して説明する
。捷ず、端子３に入力されるクリア信号でフリップフロ
ップ５，６，７．５ａ、６ａ、７ａ。

１４をクリアしておく。入力端子１に入力される入力信
号ａの入力タイミングが、第６図の場合は入力端子２に
入力されるクロックパルスｂの立上りで第１のフリップ
フロップ６がセットされ、そのＱｉ子よりクロックパル
ス同期入力信号ｄが出力され、アンドゲート回路８に入
力される。またクロックパルスｂのインバータ４を通っ
て位相が反転された反転クロックパルスＣの立上りで第
２のフリップ７０ツブ６がセットされ、そのＱ端子より
反転クロックパルス同期入力信号ｅが出力され、アンド
ゲート回路９と第３のフリップフロップ７のクロック入
力端子ｃｋに入力、される。１プ４周期クロックディレ
ィ１１を通ったディレィクロックパルスｑの立」−りで
第４のフリップフロップ５ａがセットされ、そのＱ端子
よりディレィクロックパルス同期入力信号ｉが出力され
、オアゲート回路１３と、アンドゲート回路８ａに入力
され９　゛ る。またディレィクロックパルスｑのインバータ４ａを
通って位相が反転された反転ディレィクロックパルスｈ
の立上りで第６のフリップフロップ６ａがセットされ、
そのＱ端子より反転ディレィクロックパルス同期入力信
号ｊが出力され、オアゲート回路１３とアンドゲート回
路９ａと第６の７リソプフロノプ７ａのクロック入力端
子ｃｋに入力される。

第５図のタイミングでは、入力信号ａに対して反転クロ
ックパルスＣの立上りがクロックパルスｂの立上りより
も早いので、第３の７リノプフロソプ７のＱ端子に出力
される反転クロックパルスゲートオープン信号ｍはハイ
レベルとなり、そのＱ端子はロウレベルとなる。また、
入力信号ａに対してディレィクロックパルスｑの立上り
が反転ディレィクロックパルスｈの立上りよりも早いの
で、第６のフリップフロップ７ａのＱ端子に出力される
反転ディレィクロックパルスゲートオープン信号ｎはロ
ウレベルのままとなり、そのＱ端子はハイレベルの壕ま
となる。またアンドゲート１２１０″ の出力ｆは第７のフリップフロップ１４の入力端子りに
入力されており、オアゲート１３の出力にはそのクロッ
ク入力端子ｃｋに入力されており、そのＱ端子から出力
されるディレィクロック・反転ディレィクロックパルス
ゲートオープン信号ｌは・・イレベルとなり、そのＱ端
子はロウレベルとなる。したがって、アントゲ−）８ａ
がオープンし、アントゲ−）８ａの出力信号θはオアゲ
ート１０ａ、１５を通り、信号同期クロックパルスｑが
出力される。

第６図のタイミングでは、入力信号ａに対してクロック
パルスｂの立上りが反転クロックパルスＣの立上りより
も早いので、第３のフリップフロ７プ７のＱ端子に出力
される反転クロックパルスゲートオープン信号ｍはロウ
レベルの１まとなり、そのＱ端子はノ・イレベルの捷ま
となる。また、入力信号ａに対して反転ディレィクロッ
クパルスｈの立上りがディレィクロックパルスｑの立上
りよりも早いので、第６のフリップフロップ７ａ１７）
Ｑ端子に出力きれる反転ディレイクロノクパルスゲ−ト
オープン信号ｎはハイレベルとなり、そのＱ端子はロウ
レベルとなる。寸たアンドゲート１２の出力ｆは第７の
フリップフロップ１４の入力端子りに入力されており、
オアゲート１３の出力にはそのクロック入力端子ｃｋに
入力されており、そのＱ端子から出力されるディレィク
ロック・反転ディレィクロックパルスゲートオープン信
号ｌはハイレベルとなり、そのＱ端子はロウレベルとな
る。したがって、アンドゲート９ａがオープンし、アン
トゲ−）９ａの出力信号ｐはオアゲート１０　ａ　、　
１５を通り、信号同期クロックパルスｑが出力される。

第４図の回路構成では、入力信号ａと信号同期クロック
パルスｑとの誤差は最大、クロックパルスの１／２周期
の誤差となる。

発明の効果 以上述べてきたように本発明によれば、ＰＬＬ回路を使
用することなく、入力信号に同期した誤差の少ないクロ
ックパルスを得る事ができ、実用的にきわめて有用であ
る。

【図面の簡単な説明】 第１図は本発明の一実施例における信号同期クロックパ
ルス作成回路を示す回路図、第２図、第３図は第１図の
回路の動作を示すタイミング図、第４図は本発明の他の
実施例を示す回路図、第６図、第６図は、第４図の回路
の動作を示すタイミング図、第７図は従来の信号同期ク
ロックパルス作成回路を示す回路図、第８図は第７図の
回路の動作を示すタイミング図である。 １・・・・基準信号入力端子、２・・・・・クロックパ
ルス入力端子、３・・・・・・クリア信号入力端子、４
・・・・・インバータ、５，６．７・・・・・Ｄ型フリ
ップフロップ、８，９・・・・・−アンドゲート回路、
１ｏ・・・・・・オアゲート回路。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名」＠
　、Ｑ　　Ｏ＠　　’＠Ｊ　　、＋、ｅｈｓ　曜　、９
　、へｙ云 第５図 労吃 を 第６図 斧

Claims (3)

【特許請求の範囲】
1. （１）一定の周波数の第１の信号を発生する信号源と、
   前記第１の信号の位相を移相せしめた少なくとも１つの
   信号よりなる第２の信号群を作成する手段と、前記第１
   の信号と第２の信号群の内より、基準信号により近似し
   た位相の信号をクロック信号として選択的に抽出する選
   択手段とを有することを特徴とする信号同期クロックパ
   ルス作成回路。
2. （２）第２の信号が、第１の信号を位相反転せしめた信
   号であることを特徴とする特許請求の範囲第１項記載の
   信号同期クロックパルス作成回路。
3. （３）第２の信号が、第１の信号を位相反転せしめた信
   号と、前記第１の信号を、その１／４周期遅延せしめた
   信号と、その遅延信号を位相反転せしめた信号とよりな
   ることを特徴とする特許請求の範囲第１項記載の信号同
   期クロックパルス作成回路。